JPS61289738A - Amステレオ受信機 - Google Patents
Amステレオ受信機Info
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- JPS61289738A JPS61289738A JP60132162A JP13216285A JPS61289738A JP S61289738 A JPS61289738 A JP S61289738A JP 60132162 A JP60132162 A JP 60132162A JP 13216285 A JP13216285 A JP 13216285A JP S61289738 A JPS61289738 A JP S61289738A
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- signal
- stage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は、複数方式のAMステレオ信号を受信すること
の出来るAMステレオ受信機に関するもので、特に識別
信号の種類を判別して受信機回路の切換を行うに際し、
前記識別信号の瞬断に対処し得る様工夫された構成を有
するAMステレオ受信機を提供せんとするものである。
の出来るAMステレオ受信機に関するもので、特に識別
信号の種類を判別して受信機回路の切換を行うに際し、
前記識別信号の瞬断に対処し得る様工夫された構成を有
するAMステレオ受信機を提供せんとするものである。
(ロ)従来の技術
現在3つのAMステレオ放送方式が提案され、米国等に
おいて実用に供されている。前記3つのAMステレオ放
送方式とは、直交変調型で2511zの第1識別信号を
含む米国モトローラ社により提案された方式(第1方式
)、l5B(独立側帯)変調凰で15Hzの第2識別信
号を含む米国ヘーゼルタイン社により提案された方式(
第2方式)。
おいて実用に供されている。前記3つのAMステレオ放
送方式とは、直交変調型で2511zの第1識別信号を
含む米国モトローラ社により提案された方式(第1方式
)、l5B(独立側帯)変調凰で15Hzの第2識別信
号を含む米国ヘーゼルタイン社により提案された方式(
第2方式)。
及び位相変調型で5Hzの第3識別信号を含む米国マグ
ナボックス社により提案された方式(第3方式)であり
、周波数の異る前記@1乃至@3識別信号を検出するこ
とにより、受信回路の自動切換や受信されたAMステレ
オ放送の方式表示を行うことが出来る様に成されている
。しかして、前記第1乃至第3識別信号の検出は、例え
ば特願昭59−24791号に示される如(,455K
Hz(又は450KHz)のAM搬送波に同期するPL
L回路と、該PLL回路の位相比較器の出力端に得られ
る識別信号に応じたパルスを発生するパルス発生回路と
、前記パルスの発生期間中前記PLL回路のVCO(電
圧制御発振器)の出力信号を分周して得られるクロック
信号を計数するカウンタと、該カウンタの計数値を判別
する判別回路とを用いて行なわれ、前記判別回路の出力
端に得られる信号により放送方式に応じた回路切換や前
記放送方式の表示が行なわれる。
ナボックス社により提案された方式(第3方式)であり
、周波数の異る前記@1乃至@3識別信号を検出するこ
とにより、受信回路の自動切換や受信されたAMステレ
オ放送の方式表示を行うことが出来る様に成されている
。しかして、前記第1乃至第3識別信号の検出は、例え
ば特願昭59−24791号に示される如(,455K
Hz(又は450KHz)のAM搬送波に同期するPL
L回路と、該PLL回路の位相比較器の出力端に得られ
る識別信号に応じたパルスを発生するパルス発生回路と
、前記パルスの発生期間中前記PLL回路のVCO(電
圧制御発振器)の出力信号を分周して得られるクロック
信号を計数するカウンタと、該カウンタの計数値を判別
する判別回路とを用いて行なわれ、前記判別回路の出力
端に得られる信号により放送方式に応じた回路切換や前
記放送方式の表示が行なわれる。
前記特願昭59−24791号に記載された判別回路を
具体化すると第2図の如くなる。第2図において、PL
L回路から得られる455KHzの信号は、第1入力端
子(1)に印加され、第1分周回路(2)で分周されて
220Hzのクロックパルスとなる。また第2入力端子
(3)に印加される識別信号は、第2分周回路(4)で
分周されカウンタ(5)K印加されるので、前記第2分
周回路(4)の出力信号がrHJの期間中前記カウンタ
(5)で前記クロックパルスが計数される。前記カウン
タ(5)の計数出力は、第1、第2及び第3判別回路(
6)、(7)及び(8)に印加され、判別が行なわれる
。例えば、前記カウンタ(5)の計数出力が第1の値に
なったとすれば、25Hzの第1識別信号と判断され、
第1判別回路(6)の出力がrHJになり、計数出力が
第2の値になれば、15Hzの第2識別信号と判断され
、第2判別回路(7)の出力がrHJになり、計数出力
が第3の値になれば、5Hzの第3識別信号と判断され
、第3判別回路(8)の出力がrHJになる。前記第1
、第2及び第3判別回路(6)(7)及び(8)の出力
信号は、それぞれ第1、第2及び第3ラッチ回路(9)
、(ト)及び(9)に印加され、第2分周回路(4)か
ら得られるクロックパルスに応じてラッチされる。従っ
て、第1判別回路(6)の出力がrHJ Kなれば、第
1ラッチ回路(9)の出力がrHJKなり、第1方式の
AMステレオ放送の受信表示や回路切換が行なわれ、第
2判別回路(7)の出力がrHJになれば第2ラッチ回
路(転)の出力がrHj Kなり、第3判別回路(8)
の出力がrHJになれば第3ラッチ回路(ロ)の出力が
rHJになる。また、前記第1乃至第3ラッチ回路(9
)乃至αυには、レベル判定回路(6)の出力信号がリ
セット信号として印加されている。前記レベル判定回路
(2)は、第2入力端子(3)に印加される識別信号の
レベルを判定し、前記識別信号のレベルが小となるどき
リセット信号を発生するもので、前記第1乃至第3ラッ
チ回路(9)乃至(ロ)にリセット信号が印加されると
、rHJ出力を発生しているラッチ回路の出力がrLJ
になり、ステレオ表示の停止、ステレオ状態からモノラ
ル状態への回路切換等が行なわれる。リセット信号が発
生し続ける限り第1乃至第3ラッチ回路(9)乃至(ロ
)の出力がrLJを維持する。そして、リセット信号が
停止した後第2分周回路(4)から発生する最初のクロ
ックパルスに応じてラッチ動作が再開され、該当するラ
ッチ回路の出力が「H」になる。
具体化すると第2図の如くなる。第2図において、PL
L回路から得られる455KHzの信号は、第1入力端
子(1)に印加され、第1分周回路(2)で分周されて
220Hzのクロックパルスとなる。また第2入力端子
(3)に印加される識別信号は、第2分周回路(4)で
分周されカウンタ(5)K印加されるので、前記第2分
周回路(4)の出力信号がrHJの期間中前記カウンタ
(5)で前記クロックパルスが計数される。前記カウン
タ(5)の計数出力は、第1、第2及び第3判別回路(
6)、(7)及び(8)に印加され、判別が行なわれる
。例えば、前記カウンタ(5)の計数出力が第1の値に
なったとすれば、25Hzの第1識別信号と判断され、
第1判別回路(6)の出力がrHJになり、計数出力が
第2の値になれば、15Hzの第2識別信号と判断され
、第2判別回路(7)の出力がrHJになり、計数出力
が第3の値になれば、5Hzの第3識別信号と判断され
、第3判別回路(8)の出力がrHJになる。前記第1
、第2及び第3判別回路(6)(7)及び(8)の出力
信号は、それぞれ第1、第2及び第3ラッチ回路(9)
、(ト)及び(9)に印加され、第2分周回路(4)か
ら得られるクロックパルスに応じてラッチされる。従っ
て、第1判別回路(6)の出力がrHJ Kなれば、第
1ラッチ回路(9)の出力がrHJKなり、第1方式の
AMステレオ放送の受信表示や回路切換が行なわれ、第
2判別回路(7)の出力がrHJになれば第2ラッチ回
路(転)の出力がrHj Kなり、第3判別回路(8)
の出力がrHJになれば第3ラッチ回路(ロ)の出力が
rHJになる。また、前記第1乃至第3ラッチ回路(9
)乃至αυには、レベル判定回路(6)の出力信号がリ
セット信号として印加されている。前記レベル判定回路
(2)は、第2入力端子(3)に印加される識別信号の
レベルを判定し、前記識別信号のレベルが小となるどき
リセット信号を発生するもので、前記第1乃至第3ラッ
チ回路(9)乃至(ロ)にリセット信号が印加されると
、rHJ出力を発生しているラッチ回路の出力がrLJ
になり、ステレオ表示の停止、ステレオ状態からモノラ
ル状態への回路切換等が行なわれる。リセット信号が発
生し続ける限り第1乃至第3ラッチ回路(9)乃至(ロ
)の出力がrLJを維持する。そして、リセット信号が
停止した後第2分周回路(4)から発生する最初のクロ
ックパルスに応じてラッチ動作が再開され、該当するラ
ッチ回路の出力が「H」になる。
しかして、第2図の如くレベル判定回路(2)を設け、
識別信号のレベルが所定値以下に低下したときラッチ回
路のリセットを行う様にすれば、受信されたAMステレ
オ信号の電界強度の低下や混信、雑音等圧より識別信号
レベルが乱れて前記AMステレオ信号の質が低下したと
き、モノラル受信を行うことが出来、SN比等の改善を
計ることが出来る。
識別信号のレベルが所定値以下に低下したときラッチ回
路のリセットを行う様にすれば、受信されたAMステレ
オ信号の電界強度の低下や混信、雑音等圧より識別信号
レベルが乱れて前記AMステレオ信号の質が低下したと
き、モノラル受信を行うことが出来、SN比等の改善を
計ることが出来る。
(ハ)発明が解決しようとする問題点
しかしながら、前記レベル判定回路@は、識別信号のレ
ベルが所定値以下に低下すると直ちにリセット信号を発
生するものであるから、前記識別信号の瞬時の欠落があ
ると直ちにラッチ回路がリセットされ、すべてのラッチ
回路の出力がrLJになりステレオ表示が消え回路がモ
ノラル状態に切換わってしまう。その為、聴取者に異和
感を与え、また聴感を損なうという問題があった。
ベルが所定値以下に低下すると直ちにリセット信号を発
生するものであるから、前記識別信号の瞬時の欠落があ
ると直ちにラッチ回路がリセットされ、すべてのラッチ
回路の出力がrLJになりステレオ表示が消え回路がモ
ノラル状態に切換わってしまう。その為、聴取者に異和
感を与え、また聴感を損なうという問題があった。
に)問題点を解決するための手段
本発明は、上述の点に鑑み成されたもので、識別信号の
判別を行う判別回路と、該判別回路の出力信号が印加さ
れる少くとも2段のシフトレジスタと、該シフトレジス
タの一段目の出力信号と二段目の出力信号との論理和を
とるオアゲートとを有する点を特徴とする。
判別を行う判別回路と、該判別回路の出力信号が印加さ
れる少くとも2段のシフトレジスタと、該シフトレジス
タの一段目の出力信号と二段目の出力信号との論理和を
とるオアゲートとを有する点を特徴とする。
(ホ)作用
本発明に依れば、2段のシフトレジスタのいずれか一方
の出力信号がステレオ受信を示す状態圧なっていれば、
オアゲートの出力端にステレオ状態を示す信号を発生さ
せることが出来るので、識別信号の瞬断があってもステ
レオ状態を継続的に保持することが出来る。
の出力信号がステレオ受信を示す状態圧なっていれば、
オアゲートの出力端にステレオ状態を示す信号を発生さ
せることが出来るので、識別信号の瞬断があってもステ
レオ状態を継続的に保持することが出来る。
(へ)実施例
第1図は1本発明の一実施例を示す回路図で、0はPL
L回路(図示せず)からの455KHzの出力信号が印
加される第1入力端子、αm該第1入力端子(至)に印
加された信号を分周して220Hzのクロックパルスを
発生する第1分周回路、(至)は識別信号が印加される
第2入力端子、α・は前記識別信号を1/4分周し矩形
パルスを発生する第2分周回路、αηは前記矩形パルス
がrHJとなる期間中前記クロックパルスを計数するカ
ウンタ、Ql、α傷及び翰は前記カウンタ(ロ)の計数
値を判別する第1、第2及び第3判別回路、(2)は前
記第2入力端子(ト)に印加される識別信号のレベルを
判定するレベル判定回路、翰は前記第2分周回路(至)
の出力信号をリセット信号とし、前記レベル判定回路(
2)の出力信号がrLJになったことを記憶するメモリ
。
L回路(図示せず)からの455KHzの出力信号が印
加される第1入力端子、αm該第1入力端子(至)に印
加された信号を分周して220Hzのクロックパルスを
発生する第1分周回路、(至)は識別信号が印加される
第2入力端子、α・は前記識別信号を1/4分周し矩形
パルスを発生する第2分周回路、αηは前記矩形パルス
がrHJとなる期間中前記クロックパルスを計数するカ
ウンタ、Ql、α傷及び翰は前記カウンタ(ロ)の計数
値を判別する第1、第2及び第3判別回路、(2)は前
記第2入力端子(ト)に印加される識別信号のレベルを
判定するレベル判定回路、翰は前記第2分周回路(至)
の出力信号をリセット信号とし、前記レベル判定回路(
2)の出力信号がrLJになったことを記憶するメモリ
。
■は前記第1判別回路(ト)の出力と前記メモリ翰の出
力との論理積をとる第1アンドゲート、(財)は前記第
2判別回路員の出力と前記メモリυの出力との論理積を
とる第2アンドゲート、(ホ)は前記第3判別回路翰の
出力と前記メモリ翰の出力との論理積をとる第3アンド
ゲート、(ホ)は前記第1アンドゲート翰の出力信号が
印加される2段構成の第1シフトレジスタ、翰は前記第
2アンドゲート(ハ)の出力信号が印加される2段構成
の第2シフ)L/レジスタ(至)は前記第3アンドゲー
ト(ハ)の出力信号が印加される2段構成の第3シフト
レジスタ、翰は前記第1シフトレジスタ(至)の一段目
員の出力信号と二段目6ηの出力信号との論理和をとる
オアゲート、(2)は前記第2シフトレジスタ(財)の
一段目(至)の出力信号と二段目(財)の出力信号との
論理和をとるオアゲート、(7)は前記第3シフトレジ
スタ翰の一段目(至)の出力信号と二段目(ロ)の出力
信号との論理和をとるオアゲート、(至)、■及び■は
それぞれ前記第1、第2及び第3オアゲート翰、に)及
び(至)に接続された第1、第2及び第3出力端子であ
る。
力との論理積をとる第1アンドゲート、(財)は前記第
2判別回路員の出力と前記メモリυの出力との論理積を
とる第2アンドゲート、(ホ)は前記第3判別回路翰の
出力と前記メモリ翰の出力との論理積をとる第3アンド
ゲート、(ホ)は前記第1アンドゲート翰の出力信号が
印加される2段構成の第1シフトレジスタ、翰は前記第
2アンドゲート(ハ)の出力信号が印加される2段構成
の第2シフ)L/レジスタ(至)は前記第3アンドゲー
ト(ハ)の出力信号が印加される2段構成の第3シフト
レジスタ、翰は前記第1シフトレジスタ(至)の一段目
員の出力信号と二段目6ηの出力信号との論理和をとる
オアゲート、(2)は前記第2シフトレジスタ(財)の
一段目(至)の出力信号と二段目(財)の出力信号との
論理和をとるオアゲート、(7)は前記第3シフトレジ
スタ翰の一段目(至)の出力信号と二段目(ロ)の出力
信号との論理和をとるオアゲート、(至)、■及び■は
それぞれ前記第1、第2及び第3オアゲート翰、に)及
び(至)に接続された第1、第2及び第3出力端子であ
る。
次に動作を第3図の波形図を参照しながら説明する。第
1入力端子(至)Kクロックパルスが印加され、第2入
力端子(至)に識別信号が印加されると、第2分周回路
(至)から第3図(イ)に示す矩形パルスが発生し、前
記矩形パルスがrHJとなる期間中カウンタα力は前記
クロックパルスを計数する。その為、前記カウンタαη
で計数されるクロックパルスは、第3図(ロ)の如くな
り、前記カウンタαηの出力端子には、計数出力がパラ
レルに発生する。前記カウンタα力の計数出力は、第1
乃至第3判別回路(至)乃至翰で判別され、例えば前記
計数出力が25Hzの第1識別信号に対応するものであ
れば、計数の度に第3図(ハ)に示す如き信号が第1判
別回路(7)から発生する。その時、第2及び第3判別
回路rs及び翰の出力は、第3図に)及び(ホ)の如く
発生しない。前記第2入力端子(至)に印加される識別
信号のレベルが所定値以上であれば、レベル判定回路(
財)の出力がrHJになり、第3図(へ)K示す如くメ
モリ翰の出力もrHJになる。前記メモリ翰は第2分周
回路(ト)から所定周波数のリセット信号が印加される
ので、リセットの度に前記レベル判定回路(ハ)の出力
を記憶する。前記メモリ翰の出力信号は、第1乃至第3
アンドゲート翰乃至(ホ)の入力端に印加され、該第1
乃至第3アンドゲート翰乃至に)において第1乃至第3
判別回路(至)乃至翰の出力信号との論理積がとられる
。その場合、いま第1判別回路(至)の出力が第3図(
ハ)K示す如く発生しているので、第1アンドゲート翰
からのみ前記第1判別回路(至)の出力信号と等しい出
力信号が発生する。
1入力端子(至)Kクロックパルスが印加され、第2入
力端子(至)に識別信号が印加されると、第2分周回路
(至)から第3図(イ)に示す矩形パルスが発生し、前
記矩形パルスがrHJとなる期間中カウンタα力は前記
クロックパルスを計数する。その為、前記カウンタαη
で計数されるクロックパルスは、第3図(ロ)の如くな
り、前記カウンタαηの出力端子には、計数出力がパラ
レルに発生する。前記カウンタα力の計数出力は、第1
乃至第3判別回路(至)乃至翰で判別され、例えば前記
計数出力が25Hzの第1識別信号に対応するものであ
れば、計数の度に第3図(ハ)に示す如き信号が第1判
別回路(7)から発生する。その時、第2及び第3判別
回路rs及び翰の出力は、第3図に)及び(ホ)の如く
発生しない。前記第2入力端子(至)に印加される識別
信号のレベルが所定値以上であれば、レベル判定回路(
財)の出力がrHJになり、第3図(へ)K示す如くメ
モリ翰の出力もrHJになる。前記メモリ翰は第2分周
回路(ト)から所定周波数のリセット信号が印加される
ので、リセットの度に前記レベル判定回路(ハ)の出力
を記憶する。前記メモリ翰の出力信号は、第1乃至第3
アンドゲート翰乃至(ホ)の入力端に印加され、該第1
乃至第3アンドゲート翰乃至に)において第1乃至第3
判別回路(至)乃至翰の出力信号との論理積がとられる
。その場合、いま第1判別回路(至)の出力が第3図(
ハ)K示す如く発生しているので、第1アンドゲート翰
からのみ前記第1判別回路(至)の出力信号と等しい出
力信号が発生する。
第1乃至第3シフトレジスタ(ホ)乃至翰は、第3図(
ト)に示すクロックパルスに応じて第1乃至第3アンド
ゲート翰乃至(ホ)の出力信号を取り込む様に成されて
いる。その為、第1シフトレジスタ(1)の一段目■は
、クロックパルスAに応じて第1アンドゲート翰の「H
」出力を取り込み、出力端に第3図MK示す出力信号を
発生し、前記第1シフトレジスタ(ホ)の二段目61J
は、クロックパルスBに応じて前記一段目員の出力「H
」を取り込み、出力端に第3図(す)に示す出力信号を
発生する。従って、第1シフトレジスタ(ホ)の一段目
員及び二段目6′Dの出力信号が第3図(ホ)及び(す
)となる場合、第1オアゲート翰の出力信号はrHJの
状態を保ち、第1出力端子(ト)に得られる出力信号を
表示器や切換回路に印加することにより、第1方式のA
Mステレオ信号の表示及び受信が達成される。
ト)に示すクロックパルスに応じて第1乃至第3アンド
ゲート翰乃至(ホ)の出力信号を取り込む様に成されて
いる。その為、第1シフトレジスタ(1)の一段目■は
、クロックパルスAに応じて第1アンドゲート翰の「H
」出力を取り込み、出力端に第3図MK示す出力信号を
発生し、前記第1シフトレジスタ(ホ)の二段目61J
は、クロックパルスBに応じて前記一段目員の出力「H
」を取り込み、出力端に第3図(す)に示す出力信号を
発生する。従って、第1シフトレジスタ(ホ)の一段目
員及び二段目6′Dの出力信号が第3図(ホ)及び(す
)となる場合、第1オアゲート翰の出力信号はrHJの
状態を保ち、第1出力端子(ト)に得られる出力信号を
表示器や切換回路に印加することにより、第1方式のA
Mステレオ信号の表示及び受信が達成される。
いま、第3図(へ)のXに破線で示す如く、識別信号が
欠落しメモリ(イ)の出力がrLJになったとすると、
クロックパルスCK応じて前記出力rLJが第1シフト
レジスタ(1)の一段目−に取り込まれ。
欠落しメモリ(イ)の出力がrLJになったとすると、
クロックパルスCK応じて前記出力rLJが第1シフト
レジスタ(1)の一段目−に取り込まれ。
第3図(ホ)のt、 K破線で示す如く前記一段目(1
)の出力がrLJになる。しかしながら、前記シフトレ
ジスタ(1)の二段目eDの出力がrHJを保っている
ので、第1オアゲート翰の出力はrHJを保ち。
)の出力がrLJになる。しかしながら、前記シフトレ
ジスタ(1)の二段目eDの出力がrHJを保っている
ので、第1オアゲート翰の出力はrHJを保ち。
第1方式のAMステレオ信号の受信及び表示が継続され
る。
る。
次に、識別信号のレベルが連続的に低下し、第3図(へ
)のX及びYに示す如くメモIJHの出力が連続して「
L」になると、クロックパルスCK応じて第1シフトレ
ジスタ(ホ)の一段目−の出力力「L」になり、クロッ
クパルスDに応じて前記第1シフトレジスタ(1)の一
段目(至)及び二段目0乃の出力が「L」になる。従っ
て、第3図例及び(1刀の時刻t。
)のX及びYに示す如くメモIJHの出力が連続して「
L」になると、クロックパルスCK応じて第1シフトレ
ジスタ(ホ)の一段目−の出力力「L」になり、クロッ
クパルスDに応じて前記第1シフトレジスタ(1)の一
段目(至)及び二段目0乃の出力が「L」になる。従っ
て、第3図例及び(1刀の時刻t。
からt、までの間破線で示す如く、第1シフトレジスタ
翰の一段目(1)及び二段目G力の出力が共に「L」に
なり、第1オアゲート翰の出力も「L」になり、前記時
刻t2からt、までの間ステレオ表示が消え、受信回路
はモノラル状態になる。それ故、識別信号が連続的に低
下する場合は、それに応じて受信状態を変化させる信号
を発生させることが出来る。
翰の一段目(1)及び二段目G力の出力が共に「L」に
なり、第1オアゲート翰の出力も「L」になり、前記時
刻t2からt、までの間ステレオ表示が消え、受信回路
はモノラル状態になる。それ故、識別信号が連続的に低
下する場合は、それに応じて受信状態を変化させる信号
を発生させることが出来る。
尚、実施例においては、第2入力端子(至)に25Fi
zの第1識別信号が印加された場合について説明したが
、前記第2入力端子(至)に15Hzの第2識別信号も
しくは5Hzの第3m別信号が印加された場合にも、第
2もしくは第3シフトレジスタ(財)もしくは翰が作動
し、全く同様の動作が行なわれる。
zの第1識別信号が印加された場合について説明したが
、前記第2入力端子(至)に15Hzの第2識別信号も
しくは5Hzの第3m別信号が印加された場合にも、第
2もしくは第3シフトレジスタ(財)もしくは翰が作動
し、全く同様の動作が行なわれる。
(ト)発明の効果
以上述べた如く、本発明に依れば、AMステレオ信号中
に含まれる識別信号を自動的に判別し得るAMステレオ
受信機を提供出来る。また本発明に依れば、判別回路の
出力信号を2段のシフトレジスタに印加し、一段目と二
段目の出力信号の論理和をとる様にしているので、識別
信号の瞬断には応答せず、前記識別信号の連続的低下時
に応答して切換え用の出力を発生し得るAMステレオ受
信機を提供出来る。更に、実施例の如く、レベル判定回
路の出力信号をメモリに印加し、該メモリのリセットか
らリセット迄の期間内にrLJ信号が印加された時に、
前記メモリ出力がrLJになる様にし、かつ判別回路の
出力端にアンドゲートを接続し、該アンドゲートを前記
メモリの出力信号により制御する様忙すれば、レベル判
定回路の出力が連続的にrLJになっている状態で雑音
等が混入した場合、メモリの出力が「H」に反転するの
を防止出来、不要な回路切換が防止出来る。
に含まれる識別信号を自動的に判別し得るAMステレオ
受信機を提供出来る。また本発明に依れば、判別回路の
出力信号を2段のシフトレジスタに印加し、一段目と二
段目の出力信号の論理和をとる様にしているので、識別
信号の瞬断には応答せず、前記識別信号の連続的低下時
に応答して切換え用の出力を発生し得るAMステレオ受
信機を提供出来る。更に、実施例の如く、レベル判定回
路の出力信号をメモリに印加し、該メモリのリセットか
らリセット迄の期間内にrLJ信号が印加された時に、
前記メモリ出力がrLJになる様にし、かつ判別回路の
出力端にアンドゲートを接続し、該アンドゲートを前記
メモリの出力信号により制御する様忙すれば、レベル判
定回路の出力が連続的にrLJになっている状態で雑音
等が混入した場合、メモリの出力が「H」に反転するの
を防止出来、不要な回路切換が防止出来る。
第1図は、本発明の一実施例を示す回路図、第2図は従
来のAMステレオ受信機を示す回路図、及び第3図(イ
)乃至(1月は本発明の説明に供する為の波形図である
。 主な図番の説明 (財)・・・カウンタ、 (ト)、a東翰・・・判別回
路、 @℃・・・レベル検出回路、 翰・・・メモリ、
銖翰、翰°°°シフトレジスタ、 翰、に)、(至)・
・・オアゲート〇出願人 三洋電機株式会社 外1名 代理人 弁理士 佐 野 靜 夫 第1 図 第2図 第3図 (イ) (ロ) (八) (ニ) 1、 1゜
来のAMステレオ受信機を示す回路図、及び第3図(イ
)乃至(1月は本発明の説明に供する為の波形図である
。 主な図番の説明 (財)・・・カウンタ、 (ト)、a東翰・・・判別回
路、 @℃・・・レベル検出回路、 翰・・・メモリ、
銖翰、翰°°°シフトレジスタ、 翰、に)、(至)・
・・オアゲート〇出願人 三洋電機株式会社 外1名 代理人 弁理士 佐 野 靜 夫 第1 図 第2図 第3図 (イ) (ロ) (八) (ニ) 1、 1゜
Claims (1)
- (1)識別信号を含むAMステレオ信号を受信する為の
AMステレオ受信機において、前記識別信号の判別を行
う判別回路と、該判別回路の出力信号が印加される少く
とも2段のシフトレジスタと、該シフトレジスタの一段
目の出力信号と二段目の出力信号との論理和をとるオア
ゲートとを備え、前記オアゲートの出力信号により特定
のAMステレオ信号の検知を行う様にしたことを特徴と
するAMステレオ受信機。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60132162A JPS61289738A (ja) | 1985-06-18 | 1985-06-18 | Amステレオ受信機 |
KR1019860000642A KR900005891B1 (ko) | 1985-02-12 | 1986-01-31 | Am스테레오 수신기 |
CA000501507A CA1294003C (en) | 1985-02-12 | 1986-02-10 | Am stereo receiver |
US06/828,855 US4707856A (en) | 1985-02-12 | 1986-02-12 | AM stereo receiver |
EP86101769A EP0191472B1 (en) | 1985-02-12 | 1986-02-12 | Am stereo receiver |
DE8686101769T DE3688338T2 (de) | 1985-02-12 | 1986-02-12 | Am-stereo-empfaenger. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60132162A JPS61289738A (ja) | 1985-06-18 | 1985-06-18 | Amステレオ受信機 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61289738A true JPS61289738A (ja) | 1986-12-19 |
Family
ID=15074813
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60132162A Pending JPS61289738A (ja) | 1985-02-12 | 1985-06-18 | Amステレオ受信機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61289738A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63302632A (ja) * | 1987-06-03 | 1988-12-09 | Sanyo Electric Co Ltd | 信号判別回路 |
JPS63303528A (ja) * | 1987-06-03 | 1988-12-12 | Sanyo Electric Co Ltd | 信号判別回路 |
-
1985
- 1985-06-18 JP JP60132162A patent/JPS61289738A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63302632A (ja) * | 1987-06-03 | 1988-12-09 | Sanyo Electric Co Ltd | 信号判別回路 |
JPS63303528A (ja) * | 1987-06-03 | 1988-12-12 | Sanyo Electric Co Ltd | 信号判別回路 |
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