JPS5852350B2 - ハンドウタイソウチ ノ セイホウ - Google Patents

Description

【発明の詳細な説明】 この発明は半導体装置の製造方法に関するものである。

従来の絶縁ゲート型半導体装置は半導体基板の一表面に
絶縁被膜を形成し、該絶縁被膜に写真蝕刻法を施して所
定の開孔を形威したのち、該開孔を通して半導体基板に
導電接続し、絶縁被膜表面に伸び出す金属配線を設けて
形成されている。

かかる製法を用いる半導体装置はその特性が写真蝕刻法
の精度、蝕刻に用いるレジスト膜に形成される細孔、レ
ジスト膜に含まれる不純物イオンの絶縁被膜への侵入に
より、その特性、再現性、良品率が著じるしく支配され
る。

殊にレジスト膜の粘度を低下して高精度を得るときには
細孔の発生が増大するため、絶縁ゲート型半導体装置Ｃ
は、周囲の絶縁被膜に比して薄い絶縁ゲート膜に細孔を
通して穿孔されて細孔が生じ特性を劣下する。

この発明の目的は特性の優れた半導体装置を再現性良く
得るための製造方法を提供することにある。

この発明は半導体基板表面にゲート領域で薄くなってい
る第一のシリコン酸化膜を形威し、このシリコン酸化膜
をアルミナもしくはシリコン窒化膜で被覆し、アルミナ
もしくはシリコン窒化膜のゲート領域の上面に耐弗酸、
耐燐酸性の導電層を形成し、そののちシリコン酸化膜を
気相成長して選択蝕刻工程を施こすことを特徴とし、各
種エツチング液を用いての蝕刻工程で同一の細孔がそれ
ぞれの絶縁膜を通過することを防止し生産性を向上する
。

次にこの発明の実施例につき図を用いて説明する。

第１図〜第４図はこの発明の詳細な説明するための各工
程における半導体装置の断面図を示す。

第１図ＡおよびＢは一導電型のシリコン基板１１にドレ
イン、ソース領域として動作する逆導電型領域１２．１
３を形成し、基板表面にドレイン−ソース領域間のゲー
ト領域およびドレイン、ソース領域上のコンタクト領域
に０〜５００ Ａ。

その周囲に１ｏｏｏ〜９００Ａの厚いシリコン酸化膜１
４を熱酸化成長し、このシリコン酸化膜１４の上面に８
００〜９５０℃の温度で９００〜２０００λのアルミナ
膜１５を塩化アルミニウム炭酸ガス−水素雰囲気で成長
し、さらに電子ビム蒸着法で前記のアルミナ膜上に５０
０λ以上の膜厚の金属タンタル層を被着し、前記タンタ
ル層をフォトレジストをマスクとして選択除去してゲー
ト領域上にタンタル層１６を残した工程を示す。

ゲート領域上のタンタル層１６までの工程でシリコン酸
化膜１４およびアルミナ膜１５の厚さは以後の工程での
クラックと呼ばれるひび割れ事故により上限が制限され
、タンタル層の膜厚はゲート領域の絶縁被膜の細孔発生
を防止するため下限が条件付けられる。

タンタル１６の形成後の試料は第１図Ｂに示す如くレジ
ストの細孔を通して欠陥ａを生ずる。

次に第２図ＡおよびＢは第１図に示す試料上面にシラン
−一酸化窒素系の４５０℃の気相成長法で厚さ３０００
〜５０００大のシリコン酸化膜１７を成長し、このシリ
コン酸化膜の開孔部を選択除去するためのフォトレジス
ト膜１８を設けたコンタクトエツチング工程を示す。

レジスト膜１８をマスクとしてシリコン酸化膜１７を弗
酸もしくは弗酸−弗化アンモニウムのエツチング液で選
択蝕刻し、ついでレジスト膜１８を除去し、更に１６０
〜１８０℃の熱燐酸液に試料を１５〜３０分浸してアル
ミナエツチングを経た試料を第２図Ｂに示す。

この図に示されるようにこれらのエツチング工程でのコ
ンタクトレジスト膜からの細孔による欠陥すがシリコン
酸化膜１７に発生するが、この欠陥すとタンタル層１６
の欠陥ａとは確率的に一致することが少ないため、ゲー
ト領域での欠陥はタンタル層１６で止められ、周囲の領
域の欠陥は厚いシリコン酸化膜１４の表面に停止する。

第３図ＡおよびＢは次のゲートエツチング工程を示し、
この工程では前記の工程を終った試料の表面に再度フォ
トレジスト膜１９を被着し、アト領域上の気相成長シリ
コン酸化膜１７および開孔部に露われるシリコン酸化膜
１４がエツチングされる。

第３図Ｂに示す如くこのゲートエッチング工程で新たに
欠陥Ｃが生じ、タンタル層１６の欠陥ａも再び現われる
が、この工程はシリコン酸化膜のエツチングであるため
これらの欠陥が基板表面に達する細孔を発生することは
なく、又、欠陥すはレジスト膜１９で保護されるため、
それ以上に進行しない。

第４図はゲートエツチング工程後の試料にアルミニウム
の配線電極２０，２Ｌ２２を設けたもので、電極２０は
タンタル層１６に、電極２１はドレイン領域１２に、電
極 はソース領域１３にそれぞれ導電接続するゲート、
ドレイン、ソース電極である。

上に述べたようにこの発明は各レジスト工程での欠陥が
基板表面に到る連通細孔とならないため細孔による不良
発生が著しるしく少なくなる。

又、ゲート絶縁膜が気相成長時からタンタル層１６で保
護されるため外界からの汚染を受けない利点を有する。

一例として市販ＩＣに適用した一万個測定でのゲート電
極−基板間短絡カウント数を、ゲトシリコン酸化膜１４
とタンタル層１６のない従来のプロセスＡ、ゲートシリ
コン酸化膜１４を有するがタンタル層１６のないプロセ
スＢ、本発明のプロセスＣで比較した結果を示す。

以上の実施例は熱燐酸でのエツチング工程を要するシリ
コン窒化膜を用いる半導体装置の製法にも適用される。

又、タンタル層は弗酸、燐酸に対する耐腐食性の優れた
白金、金、多結晶シリコンを用いて置き替え得る。

【図面の簡単な説明】

第１図〜第４図はこの発明の好ましい実施例の各工程に
おける半導体装置の断面図を示す。 図中１４はシリコン酸化膜、１５はアルミナ膜、１６は
タンタル層、１７は気相成長シリコン酸化膜。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の一生表面に第１の絶縁膜を形成する工
   程と、前記第１の絶縁膜上に前記第１の絶縁膜のエツチ
   ングに対して耐性を有する第２の絶縁膜を形成する工程
   と、前記第２の絶縁膜上に前記第１および第２の絶縁膜
   のエツチングに対して耐性を有する導電層を選択的に形
   成する工程と、該導電層形成後に該導電層上および前記
   第２の絶縁膜上に、そのエツチングに対して前記第２の
   絶縁膜および前記導電層が共に耐性を有する第３の絶縁
   膜を設は前記半導体基板のソース、ドレイン領域上の前
   記第２の絶縁膜とは異なる該第３の絶縁膜に開口を設け
   る工程と、該開口の部分の前記第１および第２の絶縁膜
   をエツチングによって開孔する工程としかる後に前記導
   電層上にゲート電極を形成する工程とを含むことを特徴
   とする半導体装置の製法。 ２ 半導体基板のソース、ドレイン領域上の絶縁層に開
   孔を形成する製法において、シリコン酸化膜によって構
   成される第１の絶縁膜と、アルミナ膜またはシリコン窒
   化膜によって構成される第２の絶縁膜とを有する基板上
   のゲート領域に、前記第１および第２の絶縁膜のエツチ
   ングに対して耐性を有する導電層を選択的に形成し、さ
   らに少なくとも該導電層上に前記第１または第２の絶縁
   膜のうち該導電層と接していない方の絶縁膜と同一構成
   の第３の絶縁膜を形成し、しかる後に前記開孔を形成す
   ることを特徴とする半導体装置の製法。