JPS5851326A - デ−タバス接続方式 - Google Patents
デ−タバス接続方式Info
- Publication number
- JPS5851326A JPS5851326A JP56149510A JP14951081A JPS5851326A JP S5851326 A JPS5851326 A JP S5851326A JP 56149510 A JP56149510 A JP 56149510A JP 14951081 A JP14951081 A JP 14951081A JP S5851326 A JPS5851326 A JP S5851326A
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- JP
- Japan
- Prior art keywords
- gate
- switch
- data bus
- controller
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Landscapes
- Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
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- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子計算機システムに於ける中央処理装置（？
１下ＣＰＵと称する）と入出力装置（以下ＩＯＵと称す
る）間のデータバス接続方式に関するものである。
１下ＣＰＵと称する）と入出力装置（以下ＩＯＵと称す
る）間のデータバス接続方式に関するものである。
従来も現在も電子計算機システムに於てはＣＰＵとＩＯ
，Ｕはデータバスによって接続されている。
，Ｕはデータバスによって接続されている。
第１図は、そのような接続回路例を示したものである。
同図においてＬｌがパスラインで、その左がＣＰＵ側、
その右がＩＯＵ側である。ＬＤｌ、ＬＤ２ハ／（スドラ
イバ、ＬＲｌ、Ｌｌ２はバスレＶ−パ（シュミットゲー
ト）、６１〜Ｆ＆４はマツチング用抵抗、Ｄ−ＤＡＴＡ
ｌ、Ｄ−ＤＡＴＡｌ は転送用のデータ、Ｌ−ＤＡＴＡ
ｌ、Ｌ−ＤＡテム２ は受信用のデータ、Ｄｌｒｌ、Ｄ
Ｔ２ はデータ転送タイミング用信号である。
その右がＩＯＵ側である。ＬＤｌ、ＬＤ２ハ／（スドラ
イバ、ＬＲｌ、Ｌｌ２はバスレＶ−パ（シュミットゲー
ト）、６１〜Ｆ＆４はマツチング用抵抗、Ｄ−ＤＡＴＡ
ｌ、Ｄ−ＤＡＴＡｌ は転送用のデータ、Ｌ−ＤＡＴＡ
ｌ、Ｌ−ＤＡテム２ は受信用のデータ、Ｄｌｒｌ、Ｄ
Ｔ２ はデータ転送タイミング用信号である。
最近は、また一方で、電子計算機システムの稼動率を上
げる為オンライン保守が要求されている。
げる為オンライン保守が要求されている。
つまりシステムの稼動中に故障したコントクーラ等の入
れ換えも可能であることが要求される。しかし、従来は
ＩＯＵのコン）ｏ−ラに故障があると、その普通や取外
し時に回路に発生する異常信号がシステムに導入されて
システムが異常動作することを防止するために、故障の
度に計算機システムを止めていた。つまりＩＯＵの１つ
でも故障するとシステムダウンとなっていた。
れ換えも可能であることが要求される。しかし、従来は
ＩＯＵのコン）ｏ−ラに故障があると、その普通や取外
し時に回路に発生する異常信号がシステムに導入されて
システムが異常動作することを防止するために、故障の
度に計算機システムを止めていた。つまりＩＯＵの１つ
でも故障するとシステムダウンとなっていた。
本発明は以上に鑑みてなされたものであり、オンライン
中にＩＯＵのコン）ｃｙ−ラの故障力あった場合、計算
機システムを停止することなく、オンラインでＩＯＵコ
ントσ−ラの交換が出来る様に考慮された回路をもつデ
ータバス接続方式を提供することを目的とする。
中にＩＯＵのコン）ｃｙ−ラの故障力あった場合、計算
機システムを停止することなく、オンラインでＩＯＵコ
ントσ−ラの交換が出来る様に考慮された回路をもつデ
ータバス接続方式を提供することを目的とする。
以下に実施例により本発明の詳細な説明する。
第２図は本発明の一実施例を示す回路図である。
同図においては第１図と同一機能の部分には同一符号を
つけである。その他のＬＤ３はＩＯＵ ％のもう１つの
ライントライバで、その出力はマツチング用抵抗８７
、Ｒ８、パスライン（Ｌｌ）、マツチング用抵抗Ｒ’ｓ
−Ｒｅを経てＣＰＵ側のもう１つのラインレシーバｒ
Ｌａ３）に接続し、ＣＰＵ側に受信データＬ−ＤＡＴＡ
３を送る。又、Ｇ１はドライバＬＤ２のインヒビットゲ
ート、８Ｗ１は０Ｎ−ＯＦＦスイッチ、Ｇ９はゲートプ
ルアップ用抵抗、Ｇ２は８Ｗ１のＯＮ・ＯＦＦによる出
力を反転させるゲートである。スイッチ８Ｗ１はＯＮの
ときにゲートＧｌを介してライントライバＬＤ２にイン
ヒビットをかけると共（＝ライントライバＬＤ３を介し
てＣＰＵ側に異常信号を伝達する。 −以上で説明し
た第１図及び第２−ではパスドライバ・しシーパ回路を
１回路としているが実際にはＣＰＵ側、ＩＯＵ側に複数
個のパスドライバ・しν−バがあるのが通常である。又
ＣＰＵには複数個のＩＯＵが接続されるのが通常である
。
つけである。その他のＬＤ３はＩＯＵ ％のもう１つの
ライントライバで、その出力はマツチング用抵抗８７
、Ｒ８、パスライン（Ｌｌ）、マツチング用抵抗Ｒ’ｓ
−Ｒｅを経てＣＰＵ側のもう１つのラインレシーバｒ
Ｌａ３）に接続し、ＣＰＵ側に受信データＬ−ＤＡＴＡ
３を送る。又、Ｇ１はドライバＬＤ２のインヒビットゲ
ート、８Ｗ１は０Ｎ−ＯＦＦスイッチ、Ｇ９はゲートプ
ルアップ用抵抗、Ｇ２は８Ｗ１のＯＮ・ＯＦＦによる出
力を反転させるゲートである。スイッチ８Ｗ１はＯＮの
ときにゲートＧｌを介してライントライバＬＤ２にイン
ヒビットをかけると共（＝ライントライバＬＤ３を介し
てＣＰＵ側に異常信号を伝達する。 −以上で説明し
た第１図及び第２−ではパスドライバ・しシーパ回路を
１回路としているが実際にはＣＰＵ側、ＩＯＵ側に複数
個のパスドライバ・しν−バがあるのが通常である。又
ＣＰＵには複数個のＩＯＵが接続されるのが通常である
。
次に第２図の動作を説明する。ＩＯＵコン）ｃｒ−ラが
故障した場合８Ｗ１をＯＮにする。それによって０１の
ゲーＦ出力が１Ｌ″レベルとなりＤ−ＤＡＴＡ２の信号
は無視されることになる。従ってその状態でのＩＯＵコ
ン）ｃｙ−ラの着脱はシステムに何等の影響も及ぼさな
い、即ち、ＬＤ２は論理上ＮムＮＤでありＧｌの出力が
常時＠Ｌ”であれば出力は１Ｈ”となる。つまりＳＷｌ
をＯＮすることによりＬＤ２のライントライバはロック
されＣＰＵ側にデータを転送出来ない状態になるのであ
る。これはＣＰＵが割込み処理をしている場合に於ける
故障したＩＯＵコントａ−ラからの娯った割込み入力の
防止又誤ったデータ入力の防止を行うのにも役立つもの
である。
故障した場合８Ｗ１をＯＮにする。それによって０１の
ゲーＦ出力が１Ｌ″レベルとなりＤ−ＤＡＴＡ２の信号
は無視されることになる。従ってその状態でのＩＯＵコ
ン）ｃｙ−ラの着脱はシステムに何等の影響も及ぼさな
い、即ち、ＬＤ２は論理上ＮムＮＤでありＧｌの出力が
常時＠Ｌ”であれば出力は１Ｈ”となる。つまりＳＷｌ
をＯＮすることによりＬＤ２のライントライバはロック
されＣＰＵ側にデータを転送出来ない状態になるのであ
る。これはＣＰＵが割込み処理をしている場合に於ける
故障したＩＯＵコントａ−ラからの娯った割込み入力の
防止又誤ったデータ入力の防止を行うのにも役立つもの
である。
ライントライバＬＤ３は異常によりＯＮされたスイッチ
８Ｗ１の出力をゲー）Ｇ２を介して入力しパスラインＬ
２を介して転送する。この出力はラインレシーバＬＲ３
で受信されソフトウェアのスティタスチェックによりＩ
ＯＵコントａ−ラが異常であることを感知できる。
８Ｗ１の出力をゲー）Ｇ２を介して入力しパスラインＬ
２を介して転送する。この出力はラインレシーバＬＲ３
で受信されソフトウェアのスティタスチェックによりＩ
ＯＵコントａ−ラが異常であることを感知できる。
又、第２図には示してないが８Ｗ１をＯＮした時、ＬＤ
３からＣＰＵへ異常スティタスを送信すると共にＩＯＵ
コントａ−ラから異常発生割込みを発生するようにする
ことにより一層の効果がある。
３からＣＰＵへ異常スティタスを送信すると共にＩＯＵ
コントａ−ラから異常発生割込みを発生するようにする
ことにより一層の効果がある。
以上で述べたＩＯＵは主にプロセス入出力装置（ＰＩＯ
）を意味していたがそれに限らず１本発明はデータバス
があり、そのバスに接続されるコン）（７−ラでコント
ローラ単位の保守が可能な構成を有するものには全て適
用できるものである。
）を意味していたがそれに限らず１本発明はデータバス
があり、そのバスに接続されるコン）（７−ラでコント
ローラ単位の保守が可能な構成を有するものには全て適
用できるものである。
本発明は以上のようになるものであって、ｌ）プロセス
コツトａ−ル等オンライン処理している計算ＷＡｖステ
ムにおいてオンライン保守が可能となる。１ 保守に伴
う計算機システムダウンを防止できる。…）定期点検に
於ける計算機システム停止時間を短縮できる。等の効果
の大なるものである。
コツトａ−ル等オンライン処理している計算ＷＡｖステ
ムにおいてオンライン保守が可能となる。１ 保守に伴
う計算機システムダウンを防止できる。…）定期点検に
於ける計算機システム停止時間を短縮できる。等の効果
の大なるものである。
第１図は従来のデータバス接続方式を示す回路図、第２
図は本発明の一実施例を示す回路図である。 Ｌｌ ：データパス、ＣＰＵ：中央処理装置、ＩＯＵ：
入出力装置、 ＬＤＩ、ＬＤＩ、ＬＤ３ニライントライバ。 ＤＴｌ、ＤＴ２：転送タイミング信号、Ｇ１：インヒビ
ットゲート、 （Ｇ２． ＬＤ３． Ｌｌ、 Ｌｌ３）： ４ ｙ ヒ
１’ ７ ） 状ｌ［１ヲ中央処理装置へ転送する回路
。 代理人 弁理士 井 上 −男
図は本発明の一実施例を示す回路図である。 Ｌｌ ：データパス、ＣＰＵ：中央処理装置、ＩＯＵ：
入出力装置、 ＬＤＩ、ＬＤＩ、ＬＤ３ニライントライバ。 ＤＴｌ、ＤＴ２：転送タイミング信号、Ｇ１：インヒビ
ットゲート、 （Ｇ２． ＬＤ３． Ｌｌ、 Ｌｌ３）： ４ ｙ ヒ
１’ ７ ） 状ｌ［１ヲ中央処理装置へ転送する回路
。 代理人 弁理士 井 上 −男
Claims (1)
- データバスを介して中央処理Ｖ！置と接続される入出力
装置側の複数の各コン）ｏ−ラにおける前記データバス
のライントライバの転送タイミング信号回路に設けられ
たインヒビットゲートと、このゲートにインヒビットを
かける信号をＯＮ・ＯＦＦするスイッチと、このスイッ
チにより前記ゲートがインヒビットされた状態を信号と
して中央処理装置へ転送する回路とを設け、前記スイッ
チによりインヒビットをかけることによりオンライン保
守を可能としたことを特徴とするデータバス接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149510A JPS5851326A (ja) | 1981-09-24 | 1981-09-24 | デ−タバス接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149510A JPS5851326A (ja) | 1981-09-24 | 1981-09-24 | デ−タバス接続方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5851326A true JPS5851326A (ja) | 1983-03-26 |
| JPS61646B2 JPS61646B2 (ja) | 1986-01-10 |
Family
ID=15476711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149510A Granted JPS5851326A (ja) | 1981-09-24 | 1981-09-24 | デ−タバス接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851326A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408229A (en) * | 1992-03-02 | 1995-04-18 | Mitsubishi Denki Kabushiki Kaisha | Programmable controller which allows for removal of the I/O modules during an on-line mode |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5274241A (en) * | 1975-12-17 | 1977-06-22 | Toshiba Corp | Peripheral unit maintenance system |
| JPS5611329A (en) * | 1979-07-09 | 1981-02-04 | Nippon Kokan Kk <Nkk> | Measuring method of melted metal temperature in vessel |
-
1981
- 1981-09-24 JP JP56149510A patent/JPS5851326A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5274241A (en) * | 1975-12-17 | 1977-06-22 | Toshiba Corp | Peripheral unit maintenance system |
| JPS5611329A (en) * | 1979-07-09 | 1981-02-04 | Nippon Kokan Kk <Nkk> | Measuring method of melted metal temperature in vessel |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408229A (en) * | 1992-03-02 | 1995-04-18 | Mitsubishi Denki Kabushiki Kaisha | Programmable controller which allows for removal of the I/O modules during an on-line mode |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61646B2 (ja) | 1986-01-10 |
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