JPS58501098A - プログラム可能固定メモリ及びその消去検出方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＦＲＯＭ消去検出器 発明の背景 本発明Ｌ、一般的に云ってプログラム可能固定メモリ（ＰＲＯＭ）に関するもの であシ、更に具体的に云うと、消去可能なこれらプログラム可能固定メモリ用消 去検出器に関する。

固定メモリは周知であシ、デジタルシステムに広く用いられている。更に最近に 至シブログラム可能固定メモリ（ＦＲＯＭ）が用いられるようになってきている 。これらのメモリの一部は、そのメモリが作られた後にメモリ内の所定のセルを プログラムするため高電圧を用いることによってプログラムすることができる。

これらのプログラムされたメモリ祉変更（ａｌｔａｒ）又は消去することもでき る。時にヰこの消去は紫外線放射などの放−射にさらすことによって行われる。

この型のメモリの便利な点の１つれ、そのメモリは製造工程の間にマスクオペレ ーションによるプログラミングを必要とする代わシに製造後にプログラムできる ことである。多くの場合ひとたびそのメモリがプログラムされたら、変更なくそ のプログラムを維持することが望ましく、そのような場合にはメモリ内のデータ がいじくシまわされたシ、変更されたシ、又は消去されたシしていないことを決 定することが重要である。

従って９本発明の目的は、プログラム可能固定メモリ用の新らしい改良された消 去検出器を提供することである。

本発明のもう１つの目的は、プログラム可能固定メモリが消去されたかどうかを 検出するための方法を提供することである。

本発明の更にもう１つの目的は、プログラム可能固定メモリが消去されたかどう かを決定するための本質的にはごく簡単な（ｆｏｏｌｐｒｏｏｆ）　回路を提供 することである。

発明の要約 本発明の上述した。およびその他の目的および利点は。

プログラム可能トランジスタと一緒にラッチ回路を用いることによって達成され る。ラッチの出力はスイッチングトランジスタの制御電極に結合されている。ス イッチングトランジスタおよびプログラム可能トランジスタは直列に接続され、 その間にノードを形成している。ラッチｆｉ　ｆｔ１Ｊ　１１できるようにデー タバスに結合されているので。

ラッチはそのバスからプログラムできる。ノードは制御できるようにバスに結合 される出力を与える増幅器に結合されている。プログラム可能トランジスタはプ ログラム可能固定メモリの近くに位置している。プログラム可能トランジスタが プログラムされる前には増幅器の出力は状態を変えないが、プログラム可能トラ ンジスタがプログラムされると、増幅器の出力はラッチに記憶されたデータによ って制御される。次にメモリが消去されると。

プログラム可能トランジスタはプログラムされていない状態になる。

図面の簡単な説明 第１図は２本発明をその１形式にて示したものである。

第２図社、どのようにして消去検出器回路が質問されるかという方法を示す流れ 図である。

図面の詳細説明 ラッチ回路１０は、そのＤ入力を制御可能にトランジスタ１２によシデータバス １１に結合させる。トランジスタ１２　ｔｉｔ書込み信号によシ制御され、その 書込み信号は。

第１図の回路が配置される近傍のプログラム可能固定記憶装ｆｊｊｔ、ｃＦＲＯ Ｍ）に関連したプロセッサユニットにょ多発生される。ラッチ１０の出力Ｑは、 トランジスタ１７および２１のそれぞれのゲート電極１４および２２へ高電圧保 護回路２２によって結合される。トランジスタ２１はプログラム可能トランジス タであシアグログ２ム可能固定メモリ内に位置するグログ２ム可能ト之ンジスタ と同じものにすることができる。トランジスタ１７のドレインは電圧ＶＤＤを受 けとる電圧端子１６に接続されている。トランジスタ１７のソース電極は高電圧 保機回路１８によってノード１９に結合されている。トランジスタ２１は、その ドレイン電極をノード１９に接続させ、そのソース電極を接地として示されてい る基準端子２３に接続させる。プログラミングパッド２６および２７はそれぞれ ノード１９および制御％極２２に結合されている。

好ましい実施例では、プログラミングパッド２６および２７はそれぞれノード１ ９および電極２２から切シはなされている。線２８は接触パッド２６および２７ を切シはなすだめの手段を示す。これらの接触パッドは接続線をレーザで燃焼す ることによシ、又はひとたびトランジスタ２１がプログラムされると破壊される ２８における線内の可溶リンクを具えることにょシ切ルはなすことができ。

或いは接続線はスクライビング（ｚａｒｉｂｉ％りの間に切シはなすことができ る。複数の集積回路が１つのウェーハ上に作られることは画業技術者にＦｉＭ知 である。スクライプラインがウェーハを弱くするように集積回路８に用いられる ので、ウェーハはスクライプラインに沿って割る。

又は切ることができ、それによシ複数の集積回路を分離する。本発明において、 スクライブラインがプログラミングパッド２６および２７をノード２９および制 動電極２２から切シはなすのに用いる場合には、接続ＩＩＩはトランジスタ２１ がその上に置かれている集積回路に隣接するスクライブラインを横切って延びて ぃなけれにならない。

一定のクリティカルコードをウェーハテス）　中Ｋ　ＦＲＯＭに入れることがで き、それから接続線をトランジスタ２１を含む集積回路を分離する間にウェーハ から切シはなす。

ノード１９社高電圧保護回路３１および５５によってそれぞれトランジスタ５２ および増幅器３４に結合されている。トランジスタ５２の制御電極は電圧’ＤＤ 　に接続され。

そのソースは電圧端子２３に接続され、そのドレイン電極は高電圧保謙回路６１ 　によってセンスライン２９に結合されている。線２９＃′ｉ、高電圧保護回路 ３３によって増幅器６４０入力に結合されている。増幅器３４の出力はトランジ スタ３６によってデータバス１１　に結合されている。トランジスタ３６は関連 プロセッサによ多発生される読出し信号によって制御される。

高電圧保農回路１３，１Ｂ、３１および６６はすべて同一であって、好ましい実 施例においてはその制御電極が電圧ＶＤＤに１＆続されている１個のトランジス タを有する。この１個のトランジスタの配置は高電圧保１回路１３とともに図示 されている。高電圧保諜回路の目的は、トランジスタ２１に印加された電圧が他 のデバイスのＰＮ領域を損傷しないようにすることである。その他のデバイスに はトランジスタ１７および５２．ラッチ回路１０のトランジスタおよび増幅器６ ４のトランジスタが含まれる。故障モードはｔ界効釆トランジスタのＰおよびＮ 接合間の空乏領域上の非常に高い電界のブレークダウンである。

ラッチ１０は好ましい実施例では２つの直列に！＆続されたインバータを含み、 第１インバータ灯、その入力をＤに接続させその出力を第２インバータの入力に 接続させ。

第２インバータは、その出力をＱに接続させている。次に帰還パスが適当な手段 ９例えば帰還抵抗又はその類似物などによって出力Ｑから入力りに供給される。

トランジスタ２１がプログラムされるまでにラッチ１０がそのＱ出力において零 の論理レベルを与えつつあるものとすると、トランジスタ１７および２１は非導 通状態になる。という訳は、零論理レベルはトランジスタ１７および２１のしき い値電圧を克服するのに十分彦はど高くないからである。次にノード１９および センスライン２９はトランジスタ３２によって零論理レベルに保持される。トラ ンジスタ１７および２１が非導通状態にある場合には。

トランジスタ６２はセンスライン２９が浮動（フローティング）するのを防止す る。ラッテ１０の出力Ｑが論理レベル１であれば、トランジスタ１７および２１ は両方とも導通状態にある。しかし、トランジスタ２１がプログラムされていな い場合には、トランジスタ２１はトランジスタ１７よシもはるかに低いインピー ダンスを示Ｌ９　）　ｙ　ｙラスタ３２　Ｆｉ）ランジスタ１７よシもはるかに 高いインピーダンスを示す。トランジスタ１７および２１が両方とも導通してい ると、トランジスタ２１は回路の最低電位であ夛垢幅器６４に結合された論理レ ベル０に対応する大地の方ヘノード１９を引込む（ｐｍｌｌ）傾向がある。増幅 器３４の出力はトランジスタ５６によって戻されてバス１１に結合される。要約 すると、トランジスタ２１がプログラムされていない場合には、増幅器３４の出 力はラッチ１０の出力とＬ関係たく論理レベルＤにとどまっている。

トランジスタ２１はプログラミングパッド２６および２７に高電圧を印加するこ とによってプログラムするこ゛とができる。この電圧は２０−２５ボルト程度に することができ。

トランジスタ２１のしきい値を約２ボルトからＷＩ準供給電圧’ＤＤよシやや高 い値に変化させる。従って、典型的な論理レベル１が制御電極２２に印加された 場合、トランジスタ２１は使用可能（ａ％αｂｌａ）にならたい。しかし。

論理レベル１はトランジスタ１７を使用可能にし、このためノード１９は論理レ ベル１に上昇し、このレベルは増幅器３４によって増幅されデータバス１１　に 戻されて結合される。ラッチ１０が論理レベル０出力を与えると。

トランジスタ１７は使用可能にならず、トランジスタ２１も使用可能にならない 。この場合にはトランジスタ　３２はセンスライン２９およびノード１９を論理 低レベルに維持し、このＶ′ペル鉱増幅器３４によって増幅されデータバス１１ に結合される。従ってトランジスタ２１がプログラムされると、ラッテ１０の出 力Ｌノード１９において反射され、増幅器３４によってデータバス１１に結合さ れる。

ひとたびトランジスタ２１がプログラムされると、このトランジスタは常に１オ フ”又は非導通状態になシワトランジスタ５２よりＬるかに高いインピーダンス を示し。

また上述したことからトランジスタ３２はトランジスタ１７　よシも高いインピ ーダンスを示す。好ましい実施例では、トランジスタ２１　のドレインならびに センスライン２９は、集積回路の拡散にて作られ、この拡散は金属をプログラム することを殆んど不可能にすることによってトランジスタ２１の完全な状態を一 層しつかシと保護する。

またＦＲＯＭが消去された時を検出する方法も提供されてい−る。例えば、トラ ンジスタ２１　ＦＲＯＭに隣接して置かれており、もし誰かがＦＲＯＭの外側の 回路が放射線でボンバード（ｂｏｍｂａｒｄ）されるのを保護するために（ＦＲ ＯＭを除いた）全回路上にマスクを設ゆることによってＦＲＯＭを消去しようと しても、トランジスタ２１　は消去される。

その理由は９代表的な構成では、トランジスタならびにＦＲＯＭは二酸化シリコ ン層によって援われており、この二酸化シリコン層はその上にパッシベーション 層を有するからである。従って放射線がパッシベーション層と二酸化シリコンと を貫通してＦＲＯＭに達すると、放射線はパッシベーション層とシリコン基板と の間をあちこちにはね返シ、マスクの下を移動してプログラム可能トランジスタ に遅し、それによってそのトランジスタのグログラムを消す、又は消去する。こ の機構は一般に全内部反射と呼ばれる。

ひとたび所望するコードがＦＲＯＭに入れられ、プログラム可能トランジスタ２ １がプログラムされると、メモリ祉システム内で使われる準備ができたことにな る。毎回プログラムがＦＲＯＭを使用して実行される前に、　ｐＲｏｙが消去さ れているかどうかを決定するために検査（チェック）を行うことができる。この 検査（チェック）のだめの流れ図が第２図に示されている。プログラムの開始時 に回路はリセットされる。次に論理レベル１が、消去保＠　（ＥＰＲ）　’）ツ チＫ１ｇ出される（第１図においてラッチ回路１０として示される）。次にラッ チの出力が読出され。

もし論理レベル読出しが論理レベル１でないと、プログラム祉打切られることが できるが、論理レベル１が読出されると、零が消去保−ラッチに書込まれ、この 論理レベル０を読出そうとする試みが行われる。論理レベル０が読出されないと 、プログラムは打切られるが、論理レベル０が読出されるとプログラムは継続す る。この方法はまた。消去検出回路によって与えられる保賎措飲をバイパス（ｂ ｙｐａｓｓ）　Ｌようとしてポテンシャルデフローダ（ｐａｔａｎｔｉａｌ　ｄ ａｆｒｓｔａｂｅＬｅｒ　）が増幅器３４の出力を画定する（ｈａｒｄｗｉｒａ ）場合をも検出−ｊ−ル。

１個だけのプログラム可能トランジスタを必要としいじくりまわしても殆んどこ われない消去検出回路が提供されていることを上記の説明から認識すべきである 。

Ｆ／７１／ 国際調査報告

Claims (1)

【特許請求の範囲】
1. １．メモリが消去された時を検出する消去検出器およびデータバスを有し。 前記消去検出器は。 １人力および１出力を有しその入力がデータバスに結合されているラッチ手段と 。 ラッチ手段の出力によって制御できる第１トランジスタと。 第１トランジスタと直列に結合され、制御入力をラッチ手段の出力に結合させ、 ラッチ手段が第１の状態にある時には直列結合された第１トランジスタおよびメ モリセルが所定の出力を与えるメモリセルと。 所定の出力をデータバスに結合させるための手段とを含む プログラム可能固定メモリ。 ２、結合手段は、増幅器を含む請求の範囲第１項のプログラム可能固定メモリ。 ６、ラッチ手段の出力が第２の状態にある場合に祉直列結合の第１トランジスタ およびメモリセルの出力ｔｆｆｉ定の状態に維持するためメモリセルと並列結合 された第２トランジスタを更に含む請求の範囲第１項のプログラム可能固定メモ リ。 ４、メモリセルをプログラムするのに用いられる高電圧から第１トランジスタ、 ラッチ手段および結合手段を保護するため保護手段を更に含む請求の範囲第１項 のプログラム可能固定メモリ。 ５、データビットを記憶するためのラッチング手段を具え。 メモリセルがプログラムされていない場合にはラッチング手段から所定の状態を 与え、メモリセルがプログラムされている場合にはラッチング手段に記憶された 状態を与えるためにラッチング手段の出力に結合され、プロもしプログラム可能 固定メモリが消去されるとメモリセル本また消去され、ラッチング手段が次に所 定の状態のみを読出しそれによってプログラム可能メモリが消去されたことを示 すように、メモリセルがプログラムされた後にプログラム可能メモリセルへのプ ログラミングパッドを使用禁止にすることからなる。 プログラム可能固定メモリの消去を検出するだめの方法。 ６、データバスおよびプログラム可能固定メモリが消去された時を検出するため の消去検出器を有し。 前記消去検出器は。 テークを記憶するためのラッチング手段と。 ラッチング手段とデータバスとの間を結びつける第１制御可能カップラと。 制御電極をラッチング手段に結合させた第１トランジスタと。 第１ト２ンジスタに結合されプログラム可能しきい値を有し、制御電極を２ッチ ング手段に結合させた第１お第２トランジスタの制御電極に結合された第１切断 可能プログラミングパツドと。 第１および第２トランジスタ間に形成され九ノードに結合された第２切断可能プ ログラミングパツドと。 第２トランジスタの制御電極とラッチング手段との間に結合された第１高電圧保 賎手段と。 ノードと第１トランジスタとの間に結合された第２高電圧保護手段と。 ノードに結合し出力を与える増幅手段と。 増幅手段の出力とデータバスの間に結合された第２制御可能結合手段と。 ノードと増幅手段との間に結合された第３高電圧保護手段とからなる プログラム可能固定メモリ。 ７、ノードに結合された第３トランジスタおよび第３トランジスタとノードの間 に結合された第４高電圧保護手段を更に含む請求の範囲第６項のプログラム可能 固定メモリ。 ８、高電圧保護手段は、その制御！１％極をメモリ用に使用されるドレイン電圧 に結合させたトランジスタである請求の範囲第７項のプログラム可能固定メモリ 。