JPS584927A - パタ−ン作成方法 - Google Patents

パタ−ン作成方法

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Publication number
JPS584927A
JPS584927A JP56101942A JP10194281A JPS584927A JP S584927 A JPS584927 A JP S584927A JP 56101942 A JP56101942 A JP 56101942A JP 10194281 A JP10194281 A JP 10194281A JP S584927 A JPS584927 A JP S584927A
Authority
JP
Japan
Prior art keywords
small
pattern
drawings
overlapping
large pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP56101942A
Other languages
English (en)
Inventor
Takayuki Shimazaki
島崎　孝幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
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Publication of JPS584927A publication Critical patent/JPS584927A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は集槓回路咎のパターンを作成する方法に関す
る。
集積回路チップの大型化や高＠度化にともない集積回路
製造のマスクパターン図面は、大型化の傾向にある。こ
れに対し、使用可能な単位図面のサイズは限定されてお
シ、かつ、１圓をディジタルｔＨ報としてコンピュータ
ー咎によって処理する場合にも対象とする図面が限定さ
れている。したがって、本来一枚の図面に描画すべき大
型パターンを複数個の小図面に分割してｍ＝することが
多くなっている。
小図面を並べて大型パターン図を表現する際には、各小
図面に描画されたパターンに憲ｇｋ部分倉持たせること
が好ましく、これがない場合には、合成されたパターン
図に不連続部分が発生するおそれがある。一方、各小図
面に大型パターン図の一部１ｉ−電畳させて描画してお
くと、その電ね合わせの精度が重畳で、たとえ−見うま
く大型パターン図が合成されたように見えても寸法的な
誤差が生じる場合がめる。
たとえば、各小図面の外辺に添って細長くできたｌね合
わせ部に多数の線が大型パターン図の一部として描画さ
れているとし、もしそれらがすべて電ね合わせ部と垂直
に走っているとすると、重ね合わせの量に若干の誤差が
あっても発見することが極めて困難である。しかしなが
ら、促米上記マスクパターン作成においては有効な手段
が提供されていないため、マスクずれを生じることがし
ばしばであった。
本発明は以上述べたような欠点を補うもので、小回１Ｂ
１を一部分會嵐ねて並べ合わせたとき、大型パターン図
が正しく再現されるように相隣する小図面の間に前記大
型パターン図の一部分をＮ複して描図し、かつ相圓る小
図面が相互に正しい位置関係にめる仁とを確認するため
の位置合わせ用−形ｔ−谷小図面に少なくとも２個設け
、各図面の少なくとも２イーの位置合わせ用図形を用い
て大型パターンを作成するようにしたものでろる。
以下、本発明の一実施例を図面を用いて説明する。
第１図は、本実施例による小図面＃を示したもので、こ
こでは６枚の小図面１〜６を用いる例を示している。各
小図面には、これら小図面の一辺同志を相互に皿ね合わ
せたときｂ−すれらが正しい位置関係にあることを確認
するための特別な図形７が付加されている。第１図にお
いてに、図形７を各小図面のすべてのコーナーに設けて
いなｉが、これをすべてのコーナーに設けても差支えな
い。
また、この固型７を適宜省略しても差支えないし、必ら
ずしもコーナーにおく必要はない。
第２図は、上記小図面＃１〜６を東ね合わせて大型パタ
ーン１鵞合成したもので、図形７を用いて正しく重ね合
せることができる。
以上、実施例について説明したように、本発明によれば
特別な図形を当初の大型パターン図に付加することによ
り、小図面に分画して描画された大型パターン図を正確
に再現することができる。
以上は、集積回路用マスクパターンによって説明したが
、土木建築関係図面、地図尋の作成にも応用が可能でめ
る。また％特別に付加した図形は大形パターン図合成後
にこれを消去してもよく、あるいは、付加したまま物品
叫を生産しても、その機能を阻害しないように図形を遇
ぶこともできる。
【図面の簡単な説明】
第１図は本発明にかかるパターン図面ｔ−構成する小図
面図、第２図は、それらを一部分重ね合わせせて合成し
た大型パターン図である。 １〜６・・・小図面、７−・・位置合わせ用図形。 第１図 飴２図

Claims (1)

    【特許請求の範囲】
  1. 俵数個の小図面の各一部ｔ−重ね合わせて大型パターン
    を作成する方法において、各小図面の前起重ね合わせ都
    には、少なくとも２個の位置確認用図形を設け、これを
    用いて各小図面を崖ね合わせるようにしたことを特徴と
    するパターン作成方法。
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