JPS584927A - パタ−ン作成方法 - Google Patents
パタ−ン作成方法Info
- Publication number
- JPS584927A JPS584927A JP56101942A JP10194281A JPS584927A JP S584927 A JPS584927 A JP S584927A JP 56101942 A JP56101942 A JP 56101942A JP 10194281 A JP10194281 A JP 10194281A JP S584927 A JPS584927 A JP S584927A
- Authority
- JP
- Japan
- Prior art keywords
- small
- pattern
- drawings
- overlapping
- large pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015572 biosynthetic process Effects 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 4
- 238000012790 confirmation Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 235000009508 confectionery Nutrition 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は集槓回路咎のパターンを作成する方法に関す
る。
る。
集積回路チップの大型化や高@度化にともない集積回路
製造のマスクパターン図面は、大型化の傾向にある。こ
れに対し、使用可能な単位図面のサイズは限定されてお
シ、かつ、1圓をディジタルtH報としてコンピュータ
ー咎によって処理する場合にも対象とする図面が限定さ
れている。したがって、本来一枚の図面に描画すべき大
型パターンを複数個の小図面に分割してm=することが
多くなっている。
製造のマスクパターン図面は、大型化の傾向にある。こ
れに対し、使用可能な単位図面のサイズは限定されてお
シ、かつ、1圓をディジタルtH報としてコンピュータ
ー咎によって処理する場合にも対象とする図面が限定さ
れている。したがって、本来一枚の図面に描画すべき大
型パターンを複数個の小図面に分割してm=することが
多くなっている。
小図面を並べて大型パターン図を表現する際には、各小
図面に描画されたパターンに憲gk部分倉持たせること
が好ましく、これがない場合には、合成されたパターン
図に不連続部分が発生するおそれがある。一方、各小図
面に大型パターン図の一部1i−電畳させて描画してお
くと、その電ね合わせの精度が重畳で、たとえ−見うま
く大型パターン図が合成されたように見えても寸法的な
誤差が生じる場合がめる。
図面に描画されたパターンに憲gk部分倉持たせること
が好ましく、これがない場合には、合成されたパターン
図に不連続部分が発生するおそれがある。一方、各小図
面に大型パターン図の一部1i−電畳させて描画してお
くと、その電ね合わせの精度が重畳で、たとえ−見うま
く大型パターン図が合成されたように見えても寸法的な
誤差が生じる場合がめる。
たとえば、各小図面の外辺に添って細長くできたlね合
わせ部に多数の線が大型パターン図の一部として描画さ
れているとし、もしそれらがすべて電ね合わせ部と垂直
に走っているとすると、重ね合わせの量に若干の誤差が
あっても発見することが極めて困難である。しかしなが
ら、促米上記マスクパターン作成においては有効な手段
が提供されていないため、マスクずれを生じることがし
ばしばであった。
わせ部に多数の線が大型パターン図の一部として描画さ
れているとし、もしそれらがすべて電ね合わせ部と垂直
に走っているとすると、重ね合わせの量に若干の誤差が
あっても発見することが極めて困難である。しかしなが
ら、促米上記マスクパターン作成においては有効な手段
が提供されていないため、マスクずれを生じることがし
ばしばであった。
本発明は以上述べたような欠点を補うもので、小回1B
1を一部分會嵐ねて並べ合わせたとき、大型パターン図
が正しく再現されるように相隣する小図面の間に前記大
型パターン図の一部分をN複して描図し、かつ相圓る小
図面が相互に正しい位置関係にめる仁とを確認するため
の位置合わせ用−形t−谷小図面に少なくとも2個設け
、各図面の少なくとも2イーの位置合わせ用図形を用い
て大型パターンを作成するようにしたものでろる。
1を一部分會嵐ねて並べ合わせたとき、大型パターン図
が正しく再現されるように相隣する小図面の間に前記大
型パターン図の一部分をN複して描図し、かつ相圓る小
図面が相互に正しい位置関係にめる仁とを確認するため
の位置合わせ用−形t−谷小図面に少なくとも2個設け
、各図面の少なくとも2イーの位置合わせ用図形を用い
て大型パターンを作成するようにしたものでろる。
以下、本発明の一実施例を図面を用いて説明する。
第1図は、本実施例による小図面#を示したもので、こ
こでは6枚の小図面1〜6を用いる例を示している。各
小図面には、これら小図面の一辺同志を相互に皿ね合わ
せたときb−すれらが正しい位置関係にあることを確認
するための特別な図形7が付加されている。第1図にお
いてに、図形7を各小図面のすべてのコーナーに設けて
いなiが、これをすべてのコーナーに設けても差支えな
い。
こでは6枚の小図面1〜6を用いる例を示している。各
小図面には、これら小図面の一辺同志を相互に皿ね合わ
せたときb−すれらが正しい位置関係にあることを確認
するための特別な図形7が付加されている。第1図にお
いてに、図形7を各小図面のすべてのコーナーに設けて
いなiが、これをすべてのコーナーに設けても差支えな
い。
また、この固型7を適宜省略しても差支えないし、必ら
ずしもコーナーにおく必要はない。
ずしもコーナーにおく必要はない。
第2図は、上記小図面#1〜6を東ね合わせて大型パタ
ーン1鵞合成したもので、図形7を用いて正しく重ね合
せることができる。
ーン1鵞合成したもので、図形7を用いて正しく重ね合
せることができる。
以上、実施例について説明したように、本発明によれば
特別な図形を当初の大型パターン図に付加することによ
り、小図面に分画して描画された大型パターン図を正確
に再現することができる。
特別な図形を当初の大型パターン図に付加することによ
り、小図面に分画して描画された大型パターン図を正確
に再現することができる。
以上は、集積回路用マスクパターンによって説明したが
、土木建築関係図面、地図尋の作成にも応用が可能でめ
る。また%特別に付加した図形は大形パターン図合成後
にこれを消去してもよく、あるいは、付加したまま物品
叫を生産しても、その機能を阻害しないように図形を遇
ぶこともできる。
、土木建築関係図面、地図尋の作成にも応用が可能でめ
る。また%特別に付加した図形は大形パターン図合成後
にこれを消去してもよく、あるいは、付加したまま物品
叫を生産しても、その機能を阻害しないように図形を遇
ぶこともできる。
第1図は本発明にかかるパターン図面t−構成する小図
面図、第2図は、それらを一部分重ね合わせせて合成し
た大型パターン図である。 1〜6・・・小図面、7−・・位置合わせ用図形。 第1図 飴2図
面図、第2図は、それらを一部分重ね合わせせて合成し
た大型パターン図である。 1〜6・・・小図面、7−・・位置合わせ用図形。 第1図 飴2図
Claims (1)
- 俵数個の小図面の各一部t−重ね合わせて大型パターン
を作成する方法において、各小図面の前起重ね合わせ都
には、少なくとも2個の位置確認用図形を設け、これを
用いて各小図面を崖ね合わせるようにしたことを特徴と
するパターン作成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56101942A JPS584927A (ja) | 1981-06-30 | 1981-06-30 | パタ−ン作成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56101942A JPS584927A (ja) | 1981-06-30 | 1981-06-30 | パタ−ン作成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS584927A true JPS584927A (ja) | 1983-01-12 |
Family
ID=14313945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56101942A Pending JPS584927A (ja) | 1981-06-30 | 1981-06-30 | パタ−ン作成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS584927A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4610940A (en) * | 1983-10-17 | 1986-09-09 | Fujitsu Limited | Method for fabricating a photomask pattern |
JPS625242A (ja) * | 1985-06-29 | 1987-01-12 | Toshiba Corp | レチクル |
JPH01227432A (ja) * | 1988-03-08 | 1989-09-11 | Nikon Corp | 露光装置及び露光方法 |
WO1995016276A1 (en) * | 1993-12-07 | 1995-06-15 | Kabushiki Kaisha Toshiba | Display device and its manufacture |
JP2013211405A (ja) * | 2012-03-30 | 2013-10-10 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法及びレチクル |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS513878A (ja) * | 1974-07-01 | 1976-01-13 | Hitachi Ltd | |
JPS5463678A (en) * | 1977-10-29 | 1979-05-22 | Oki Electric Ind Co Ltd | Production of mask for integrated circuit |
JPS5463680A (en) * | 1977-10-29 | 1979-05-22 | Oki Electric Ind Co Ltd | Production of mask for integrated circuit |
-
1981
- 1981-06-30 JP JP56101942A patent/JPS584927A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS513878A (ja) * | 1974-07-01 | 1976-01-13 | Hitachi Ltd | |
JPS5463678A (en) * | 1977-10-29 | 1979-05-22 | Oki Electric Ind Co Ltd | Production of mask for integrated circuit |
JPS5463680A (en) * | 1977-10-29 | 1979-05-22 | Oki Electric Ind Co Ltd | Production of mask for integrated circuit |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4610940A (en) * | 1983-10-17 | 1986-09-09 | Fujitsu Limited | Method for fabricating a photomask pattern |
JPS625242A (ja) * | 1985-06-29 | 1987-01-12 | Toshiba Corp | レチクル |
JPH01227432A (ja) * | 1988-03-08 | 1989-09-11 | Nikon Corp | 露光装置及び露光方法 |
WO1995016276A1 (en) * | 1993-12-07 | 1995-06-15 | Kabushiki Kaisha Toshiba | Display device and its manufacture |
US5656526A (en) * | 1993-12-07 | 1997-08-12 | Kabushiki Kaisha Toshiba | Method of fabricating a display device |
US5784135A (en) * | 1993-12-07 | 1998-07-21 | Kabushiki Kaisha Toshiba | Display device in which display regions have non-linear boundaries and transmit light differently for the same applied voltage |
JP2013211405A (ja) * | 2012-03-30 | 2013-10-10 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法及びレチクル |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS584927A (ja) | パタ−ン作成方法 | |
JPH08212241A (ja) | 半導体集積回路用マスクパターンまたはウエハ上への直接描画パターンの設計方法,及びそれらのデザインルール確認方法 | |
US5161114A (en) | Method of manufacturing a reticule | |
JPS63211739A (ja) | 半導体装置 | |
JPS59134825A (ja) | 半導体装置およびそのための半導体ウエ−ハ | |
JPH0721624B2 (ja) | 半導体集積回路用レチクル | |
JPH11307890A (ja) | プリント配線板 | |
JPS6269582A (ja) | プリント板の回路形成方法 | |
JPS6212505B2 (ja) | ||
JP3205829B2 (ja) | 自動実装機 | |
JP2563949B2 (ja) | シンボリックレイアウト方法 | |
JPH0748105B2 (ja) | フォトマスク | |
JPS63311798A (ja) | 位置合せマ−ク | |
JP2576904B2 (ja) | プリント基板における部品の自動配置方法 | |
JP2830014B2 (ja) | 荷電ビーム描画方法 | |
JP2550781B2 (ja) | 印刷配線板の製造方法 | |
JP2001215685A (ja) | レチクルパターンの作成方法及びその作成装置 | |
JPS5820387Y2 (ja) | 印刷配線板設計図用紙 | |
JP2001201843A (ja) | パターンレイアウト方法およびパターンレイアウトプログラムを記憶したコンピュータ読取可能な記録媒体 | |
JPH05144760A (ja) | 集積回路レイアウト設計装置 | |
JPS6074150U (ja) | 複写機 | |
JPH11143049A (ja) | 近接効果補正マスク及び近接効果補正方法 | |
JP2000214576A (ja) | レチクルパタ―ンの作成方法及びその作成装置 | |
JPH01136278A (ja) | 端子配置設計方法 | |
JPH0283972A (ja) | ゲートアレイlsiの製造方法 |