JP2013211405A

JP2013211405A - 半導体装置の製造方法及びレチクル

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Publication number: JP2013211405A
Application number: JP2012080500A
Authority: JP
Inventors: Hajime Yamamoto; 源山本
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2012-03-30
Filing date: 2012-03-30
Publication date: 2013-10-10
Anticipated expiration: 2032-03-30
Also published as: JP5811007B2

Abstract

【課題】半導体装置の製造方法及びレチクルにおいて、異なる半導体装置同士でレチクルを共用すること。
【解決手段】一部領域R_pに第１乃至第４の部分I〜IVを有し、第１乃至第４の部分I〜IVの各々にマスクパターン５５を備えたレチクル５０を用いて、ショット領域R_sの第１のコーナ部S₁に第１の部分Iの投影像P_Iを重ねてフォトレジスト膜６１に第１の部分Iのマスクパターン５５を露光する工程と、ショット領域R_sの第２乃至第４のコーナ部S₂〜S₄の各々と第２乃至第４の部分II〜IVの各々の投影像P_II〜P_IVとを重ね、フォトレジスト膜６１に第２乃至第４の部分II〜IVのマスクパターン５５を露光する工程と、フォトレジスト膜６１を現像する工程と、フォトレジスト膜６１をマスクにして半導体基板６０をエッチングし、パターン６０ａを形成する工程とを有する半導体装置の製造方法による。
【選択図】図５

Description

本発明は、半導体装置の製造方法及びレチクルに関する。

LSI等の半導体装置は、イオン注入や絶縁膜の形成等の様々な工程を経て製造されるが、これらの工程で形成される各層の間に位置ずれが生じていると半導体装置が不良になるおそれがある。

そのような位置ずれを防止するために、半導体装置の各層に位置合わせマークやアライメントマークを形成し、これらのマークを位置合わせの目印に使用することにより各層の位置ずれを防止する方法がある。

上記の位置合わせマーク等はフォトリソグラフィとエッチングにより形成されるが、そのフォトリソグラフィで使用するレチクルを異なる半導体装置で共用することが、半導体装置の低コスト化に有用である。

特開平１１−１６８０５３号公報

半導体装置の製造方法及びレチクルにおいて、異なる半導体装置同士でレチクルを共用することを目的とする。

以下の開示の一観点によれば、半導体基板の上に、第１乃至第４のコーナ部を有する矩形状のショット領域ごとに露光が行われるフォトレジスト膜を形成する工程と、一部領域と、第１の方向に延在する第１の仮想分割線と、前記第１の方向に垂直な方向である第２の方向に延在して前記第１の仮想分割線と前記一部領域内で交わる第２の仮想分割線とで前記一部領域を分割してなり、それぞれマスクパターンを有する前記第１乃至第４の部分とを備えたレチクルを用いて、前記第１のコーナ部に前記第１の部分の投影像を重ねることにより、前記フォトレジスト膜に前記第１の部分の前記マスクパターンを露光する工程と、前記半導体基板と前記レチクルとを相対的に移動させることにより前記第２のコーナ部と前記第２の部分の投影像とを重ねて、前記フォトレジスト膜に前記第２の部分の前記マスクパターンを露光する工程と、前記半導体基板と前記レチクルとを相対的に移動させることにより前記第３のコーナ部と前記第３の部分の投影像とを重ねて、前記フォトレジスト膜に前記第３の部分の前記マスクパターンを露光する工程と、前記半導体基板と前記レチクルとを相対的に移動させることにより前記第４のコーナ部と前記第４の部分の投影像とを重ねて、前記フォトレジスト膜に前記第４の部分の前記マスクパターンを露光する工程と、前記第１乃至第４の部分の各々の前記マスクパターンを露光した後、前記フォトレジスト膜を現像する工程と、前記現像の後、前記フォトレジスト膜をマスクにして前記半導体基板をエッチングすることにより、前記マスクパターンに対応したパターンを形成する工程と、前記パターンを形成した後、前記フォトレジスト膜を除去する工程とを有する半導体装置の製造方法が提供される。

また、その開示の他の観点によれば、一部領域を備えた透明基板と、前記一部領域を、第１の方向に延在する第１の仮想分割線と、前記第１の方向に垂直な方向である第２の方向に延在し前記一部領域内で前記第１の仮想分割線と交わる第２の仮想分割線とで分割してなり、それぞれマスクパターンを有する第１乃至第４の部分とを備え、前記第１の仮想分割線及び第２の仮想分割線の交点は、半導体基板上に形成されたフォトレジスト膜の矩形状のショット領域のいずれかの頂点に対応するレチクルが提供される。

以下の開示によれば、ショット領域の第１〜第４のコーナ部の各々に、レチクルの一部領域の第１〜第４の部分の各々を重ねて露光をする。異なる製品の半導体装置ではショット領域の大きさが変わることがあるが、このように各部分と各コーナ部とを重ねることにより、ショット領域の外側にマスクパターンの潜像がはみ出ることがなく、当該潜像をショット領域の内側に形成することができる。よって、製品ごとにレチクルを用意する必要がなくなり、異なる半導体装置間においてレチクルを共用することができる。

図１は、調査に使用したレチクルの全体平面図である。図２（ａ）は、レチクルで１ショットの露光を行ったフォトレジスト膜の平面図であり、図２（ｂ）は、６ショットの露光を行ったフォトレジスト膜の平面図である。図３は、図２（ｂ）の場合よりもショット領域の幅が狭い製品のフォトレジスト膜の平面図である。図４は、第１実施形態で使用する露光装置の構成図である。図５は、第１実施形態に係るレチクルの全体平面図である。図６（ａ）、（ｂ）は、第１実施形態において、アライメントマーク用のマスクパターンの一例を示す拡大平面図である。図７（ａ）、（ｂ）は、第１実施形態において、位置合わせマーク用のマスクパターンの一例を示す拡大平面図である。図８は、第１実施形態に係るレチクルの一部領域の拡大平面図である。図９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の拡大平面図（その１）である。図１０（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の拡大平面図（その２）である。図１１は、第１実施形態において、露光が終了した後の一つのショット領域の拡大平面図である。図１２（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図である。図１３は、第１実施形態において、第１のマークと第２のマークを形成した後のショット領域の拡大平面図である。図１４は、第１実施形態において、図１０（ｂ）の場合よりもショット領域の大きさが小さい製品のフォトレジスト膜に対して露光を行った場合の平面図である。図１５（ａ）は、レチクルが回転したことが原因で生じるrotationを説明するための模式図であり、図１５（ｂ）は、拡大率の誤差が原因で生じるmagnificationを説明するための模式図である。図１６は、第２実施形態に係るレチクルの全体平面図である。図１７（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その１）である。図１８（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その２）である。図１９（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その３）である。図２０（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その４）である。図２１（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その５）である。図２２は、第３実施形態に係る半導体装置の製造途中の断面図（その６）である。

本実施形態の説明に先立ち、本願発明者が行った調査について説明する。

フォトリソグラフィにより半導体基板上にレジストパターンを形成する場合には、アライメントマークや位置合わせマーク等のマークを予め半導体基板に形成する。

これらのマークのうち、アライメントマークは、フォトリソグラフィを行う前に露光装置と半導体基板とを位置合わせするのに使用される。また、位置合わせマークは、フォトリソグラフィを行った後に、レジストパターンと半導体基板との位置ずれ量を測定するのに使用される。

ここで、上記のマークと同じ層に他のデバイスパターンがある場合には、各マークはそのデバイスパターンと同時に形成することができる。

しかし、他のデバイスパターンがない場合には、各マークを形成するための専用のフォトリソグラフィを行うことになる。そのような例としては、素子分離絶縁膜等のデバイスパターンがまだ形成されておらず表面が無地の半導体基板に対してフォトリソグラフィを行う場合が挙げられる。

図１は、このような場合において、アライメントマークと位置合わせマークを形成するための専用のフォトリソグラフィで使用するレチクルの全体平面図である。

レチクル１は、石英板等の透明基板２と、その透明基板２の上に形成された遮光帯６とを有する。遮光帯６は、クロム膜等の遮光膜をパターニングしてなり、その内側の領域が露光領域R_eとして画定される。

また、露光領域R_eの四隅にはマーク形成領域３が設けられ、各々のマーク形成領域３内には上記のアライメントマークと位置合わせマーク用のマスクパターンが形成される。

図２（ａ）は、このレチクル１で１ショットの露光を行ったフォトレジスト膜の平面図である。

この例では、シリコン基板７の上にフォトレジスト膜８が形成されており、ショット領域R_sに相当する部分のフォトレジスト膜８に対して露光が行われている。そして、その露光により、ショット領域R_sの四隅に上記のマーク形成領域３に対応した潜像８ａが形成される。

なお、ショット領域R_sは、レチクル１の露光領域R_e（図１参照）に相当する領域であって、ダイシングにより半導体装置を切り出す際の単位となる領域である。

半導体装置の量産工程においては、レチクル１を用いて、ステップアンドリピートにより複数ショットの露光を行う。

図２（ｂ）は、６ショットの露光を行ったフォトレジスト膜の平面図である。

ところで、半導体装置の量産工場では、常に同一種類の半導体装置を製造するということはなく、様々な製品の半導体装置を製造することがある。その場合、製品によって半導体装置の大きさが変わり、それによりショット領域R_sの幅Wが変わることになる。

図３は、図２（ｂ）の場合よりもショット領域R_sの幅Wが狭い製品のフォトレジスト膜の平面図である。

図３に示すように、幅Wが狭い製品に対して上記のレチクル１で露光を行うと、ショット領域R_s内に収まるべき潜像８ａがショット領域R_sの外側にはみ出てしまい、隣のショット領域R_s内に潜像８ａが形成されてしまう。

よって、ショット領域R_sの大きさが異なる製品間においてレチクル１を共用することができないため、製品毎にレチクル１を作製しなければならず、半導体装置の高コスト化を招いてしまう。

以下に、本実施形態について説明する。

（第１実施形態）
図４は、第１実施形態で使用する露光装置の構成図である。

この露光装置２０は、光源２１、第１のミラー２２、シャッタ２３、フライアイレンズ２４、レチクルブラインド２５、第２のミラー２６、コンデンサレンズ２７、レチクルステージ２８、縮小投影レンズ２９、及び基板ステージ３０を有する。

これらのうち、基板ステージ３０には露光対象となる半導体基板６０が載置され、レチクルステージ２８にはレチクル５０が保持される。

一方、光源２１は、ArFレーザ光等の露光光Lを第１のミラー２２に向けて照射し、第１のミラー２２で反射した露光光Lはシャッタ２３に入射する。なお、使用する露光光Lとしては、例えば、i線、ArFレーザ光、及びKrFレーザ光等がある。

シャッタ２３は、露光を行うときにのみ開状態となり、それ以外のときは閉状態となる。開状態のシャッタ２３を透過した露光光Lはフライアイレンズ２４に入射する。

フライアイレンズ２４は、多数の小レンズを集めた構造を有しており、露光光Lの照度分布を均一にしてレチクルブラインド２５に露光光Lを照射する。

レチクルブラインド２５は、余分な露光光Lを遮光することにより、レチクル５０の一部領域にのみ照射される露光光Lを取り出す。

そのレチクルブラインド２５を出た露光光Lは、第２のミラー２６で反射した後、コンデンサレンズ２７によりコリメートされてレチクル５０に照射される。

そして、レチクル５０を出た露光光Lは、縮小投影レンズ２９によって半導体基板６０の表面で結像する。

また、ステージ３０は水平面内で移動可能であり、ステージ３０がレチクル５０と相対的に移動することにより、半導体基板６０の異なる部分に１ショット単位で露光を行うことができる。

図５は、上記のレチクル５０の全体平面図である。

このレチクル５０は、石英板等の透明基板５１と、その透明基板５１上に形成された遮光帯５２とを有する。

遮光帯５２は、クロム膜等の遮光膜をパターニングしてなり、その内側の領域が露光領域R_eとして画定される。

また、露光領域R_eの一部領域R_pには複数のマーク形成領域５３が設けられる。マーク形成領域５３は、アライメントマークや位置合わせマークに対応したマスクパターンが設けられる領域である。

なお、この例では露光領域R_eの左下の隅に一部領域R_pを設けているが、一部領域R_pは露光領域R_e内の任意の位置に配置し得る。

図６（ａ）、（ｂ）は、アライメントマーク用のマスクパターン５５の一例を示す拡大平面図であり、いずれのマスクパターン５５も上記の遮光帯５２と同一材料の遮光膜をパターニングして形成される。

このうち、図６（ａ）のマスクパターン５５は格子状であり、図６（ｂ）のマスクパターン５５は十字とそれを囲む矩形枠とを有する。

一方、図７（ａ）、（ｂ）は位置合わせマーク用のマスクパターンの一例を示す拡大平面図である。

図７（ａ）のマスクパターン５６は、四本のストライプを互いに間隔をおいて枠状に設けてなり、図７（ｂ）のマスクパターン５６は平面視で正方形である。

上記した各々のマーク形成領域５３には、図６及び図７に示したマスクパターン５５、５６のうち、任意のマスクパターンが設けられる。どのマスクパターン５５、５６をマーク形成領域５３に設けるかは、半導体装置の種類や露光装置２０の種類に応じて決定すればよい。

また、一つのマーク形成領域５３に、複数のマスクパターン５５、５６を設けてもよい。

図８は、レチクル５０の一部領域R_pの拡大平面図である。

図８に示すように、一部領域P_pは、第１の仮想分割線L1と第２の仮想分割線L2とによって第１〜第４の部分I〜IVに分割される。第１の仮想分割線L1と第２の仮想分割線L2は、それぞれ第１の方向D1とこれに垂直な第２の方向D2に延在し、それらの交点Oは一部領域P_pの中心に位置する。

次に、露光装置２０とレチクル５０とを用いた半導体装置の製造方法について説明する。

図９〜図１０は、本実施形態に係る半導体装置の製造途中の拡大平面図である。

まず、図９（ａ）に示すように、半導体基板６０としてシリコン基板を用意した後、その半導体基板６０の上にフォトレジストを塗布し、そのフォトレジストをベークすることによりフォトレジスト膜６１を形成する。

次に、図９（ｂ）に示すように、上記した露光装置２０とレチクル５０とを用い、１ショット分の露光をフォトレジスト膜６１に対して行う。

フォトレジスト膜６１には、矩形状のショット領域R_sが仮想的に設定される。ショット領域R_sは、ダイシングにより半導体装置を切り出す際の単位となる領域であると共に、本工程よりも後に行われるフォトリソグラフィにおいて１ショットの露光が行われる領域である。

本実施形態では、そのショット領域R_sのコーナ部に、一部領域R_p（図８参照）の投影像Pが重なるように露光を行う。

投影像Pにおいてショット領域R_sと重複させる部分は特に限定されない。本実施形態では、交点O（図８参照）の投影像をショット領域R_sの四つの頂点Vのいずれかに合せると共に、第１の部分Iの投影像P_Iをショット領域R_sに重複させる。

これにより、ショット領域R_sのコーナ部に、第１の部分Iのマーク形成領域５３の潜像T₁が得られると共に、残りの第２〜第４の部分II〜IVのマーク形成領域５３の潜像T₂〜T₄が、ショット領域R_sの外側に形成されることになる。

なお、この例では、交点O（図８参照）の投影像をショット領域R_sの左下の頂点Vに対応させているが、ショット領域R_sの残りの三つの頂点のいずれかに交点Oを対応させてもよい。

次に、図１０（ａ）に示すように、一つのショット領域R_sの幅だけ基板ステージ３０を横に移動させた後、図９（ｂ）と同様にしてフォトレジスト膜６１に対して露光を行う。

そして、このようにショット領域R_sをずらしながら繰り返し露光を行うことにより、図１０（ｂ）に示すように、デバイスを切り出す部分のフォトレジスト膜６１の全域を露光する。

なお、このように全域を露光するための総ショット数は、半導体基板６０から切り出される半導体装置の個数と大差がないので、本実施形態において露光時間が極端に長くなることはない。

また、この方法によれば、各回の露光において、一つのショット領域R_sに隣接する他のショット領域R_sのフォトレジスト膜６１にも露光が行われることになる。

図１１は、露光が終了した後の一つのショット領域R_sの拡大平面図である。

図１１に示すように、一つのショット領域R_sにおいては、その第１〜第４のコーナ部S₁〜S₄の各々が、各回の露光によって第１〜第４の部分I〜IVの投影像P_I〜P_IVと重ねられる。これにより、第１〜第４のコーナ部S₁〜S₄の各々に、マーク形成領域５３の潜像T₁〜T₄が形成されることになる。

これ以降の工程について、図１２（ａ）、（ｂ）を参照しながら説明する。図１２（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図であり、上記した潜像T₁とその周囲の拡大断面図に相当する。

まず、図１２（ａ）に示すように、フォトレジスト膜６１を現像することにより、潜像T₁が形成されていた部分のフォトレジスト膜６１に第１の開口６１ａと第２の開口６１ｂとを形成する。

次に、図１２（ｂ）に示すように、そのフォトレジスト膜６１をマスクにしたドライエッチングにより第１の開口６１ａと第２の開口６１ｂの各々の下に凹部を形成し、これらの凹部の各々を第１のパターン６０ａ及び第２のパターン６０ｂとする。

この後に、フォトレジスト膜６１を除去する。

図１３は、本工程を終了した後のショット領域R_sの拡大平面図である。

図１３に示すように、第１のパターン６０ａと第２のパターン６０ｂは、第１〜第４のコーナ部S₁〜S₄の各々において複数形成される。

また、これらのパターンのうち、第１のパターン６０ａは図６（ａ）、（ｂ）のマスクパターン５５を縮小したものであって、アライメントマークとして使用される。

一方、第２のパターン６０ｂは、図７（ａ）、（ｂ）のマスクパターン５６を縮小したものであって、位置合わせマークとして使用される。

既述のように、アライメントマークは、後の工程において半導体基板６０と露光装置との位置合わせに使用される。よって、一つのショット領域R_sにアライメントマークを一つだけ設けるのではなく、本実施形態のように第１〜第４のコーナ部S₁〜S₄の各々にアライメントマークを設け、位置合わせ時に各々のアライメントマークを参照することにより位置合わせが容易となる。

この後は、第１のパターン６０ａや第１のパターン６０ｂを目印にしながらフォトリソグラフィを行う工程を行うが、その詳細については省略する。

以上説明した本実施形態によれば、図１１に示したように、ショット領域R_sの第１〜第４のコーナ部S₁〜S₄の各々を、レチクル５０の第１〜第４の部分I〜IVの投影像P_I〜P_IVと重ねることにより潜像T₁〜T₄を得る。

この方法では、半導体装置の種類が変更されてショット領域R_sの大きさが変わっても、投影像P_I〜P_IVは常にショット領域R_sの内側に位置するため、潜像T₁〜T₄がショット領域R_sの外側にはみ出ることがない。

図１４は、図１０（ｂ）の場合よりもショット領域R_sの幅Wが小さい製品のフォトレジスト膜６１に対し、本実施形態と同じ方法で露光を行った場合の平面図である。

この場合でも、上記のように潜像T₁〜T₄がショット領域R_sの内側に位置するようになるため、潜像T₁〜T₄から得られるパターン６０ａ、６０ｂをそのショット領域R_sに対する位置合わせマークやアライメントマークとして使用することができる。

よって、半導体装置の種類によってショット領域R_sの大きさが変わっても、レチクル５０を別のレチクルに交換することなしにそのレチクル５０で潜像T₁〜T₄を得ることができる。これにより、半導体装置の種類ごとにレチクル５０を用意する必要がなくなるため、半導体装置の低コスト化を実現することができる。

更に、このレチクル５０においては、図５に示したように一部領域R_pに全てのマーク形成領域５３を集約したことにより、以下のようにフォトリソグラフィにおける誤差が目立たなくなる。

図１５（ａ）は、フォトリソグラフィにおける誤差のうち、レチクル５０が回転したことが原因で生じるrotationを説明するための模式図である。

このようにrotationが生じると、露光領域R_eの頂点においてはrotationがない場合と比較してΔYだけの位置ずれが生じる。

これに対し、一部領域R_pにおいては、その一辺の長さが露光領域R_eのそれよりも短いためrotationによる影響を受け難く、一部領域R_pの位置ずれは上記のΔYよりも小さいΔyとなる。

一方、図１５（ｂ）は、フォトリソグラフィにおける誤差のうち、投影レンズ２９（図４参照）等の拡大率の誤差が原因で生じるmagnificationを説明するための模式図である。

このようにmagnificationが生じると、露光領域R_eの頂点においてはmagnificationがない場合と比較してΔTだけの位置ずれが生じる。

これに対し、一部領域R_pにおいては、その一辺の長さが露光領域R_eのそれよりも短いため、拡大率の誤差による影響を受け難く、その位置ずれは上記のΔTよりも小さいΔtとなる。

よって、このレチクル５０を用いた場合に生じる誤差としては、実質的には露光装置２０（図４参照）における基板ステージ３０の移動量の誤差のみとなる。

例えば、露光装置２０の誤差のうち、rotationとdistortionとを合せた誤差のレンジが±２０nmであり、基板ステージ３０の移動量の誤差のばらつき３σが１５nmであるとき、前者の±２０nmを実質的に無視でき、後者の１５nmのみが誤差として残ることになる。

これにより、フォトリソグラフィにおける誤差が目立たなくなり、フォトレジスト膜に対して精度よく露光を行うことが可能となる。

（第２実施形態）
第１実施形態では、図５に示したように、レチクル５０に一部領域R_pを一つだけ設けた。レチクルに設けられる一部領域R_pの個数はこれに限定されない。

図１６は、本実施形態に係るレチクル８０の全体平面図である。

なお、図１６において、第１実施形態におけるのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

図１６に示すように、本実施形態では、レチクル８０に複数の一部領域R_pを設ける。

各々の一部領域R_pには第１実施形態と同様にマーク形成領域５３が設けられ、そのマーク形成領域５３内にはマスクパターン５５、５６が形成される。

ここで、マスクパターン５５、５６の形状は、製造する半導体装置の世代や使用する露光装置の種類によって定められる。そのため、点線円で示すように、マスクパターン５５、５６の形状が複数種類の露光装置に適した形状となるように、マスクパターン５５、５６の形状を一部領域R_pごとに変え、露光装置の種類に応じて一部領域R_pを選択するのが好ましい。これにより、半導体装置の世代や露光装置の種類ごとにレチクルを用意する必要がなく、半導体装置の製造コストの低廉化を実現することができる。

（第３実施形態）
本実施形態では、具体的な半導体装置の製造工程に第１実施形態の露光方法を適用する。その半導体装置として、以下ではMOS(Metal Oxide Semiconductor)トランジスタを製造する。

図１７〜図２２は、本実施形態に係る半導体装置の製造途中におけるショット領域R_sの断面図である。なお、図１７〜図２２において、第１実施形態と同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

まず、図１７（ａ）に示すように、半導体基板６０としてシリコン基板を用意する。

この時点では半導体基板６０の表面は無地である。よって、この状態では露光装置と半導体基板６０との位置合わせをすることができない。また、仮に半導体装置６０の上にレジストパターンを形成しても、そのレジストパターンと半導体基板６０との位置ずれ量を測定できない。

そこで、次の工程では、図１７（ｂ）に示すように、半導体基板６０に位置合わせ等の目印となる第１のパターン６０ａと第２のパターン６０ｂとを形成する。なお、第１のパターン６０ａと第２のパターン６０ｂの形成方法は、第１実施形態の図９（ａ）〜図１２（ｂ）におけるのと同じなので、その説明は省略する。

また、第１実施形態で説明したように、第１のパターン６０ａはアライメントマークとして使用され、第２のパターン６０ｂは位置合わせマークとして使用される。

続いて、図１８（ａ）に示すように、半導体基板６０の表面を熱酸化することにより、厚さが約１０nm程度の熱酸化膜９１を形成する。

次いで、図１８（ｂ）に示すように、熱酸化膜９１の上にフォトレジストを塗布し、それをベークすることにより第１のフォトレジスト膜９２を形成する。

そして、露光装置が第１のフォトレジスト膜９２を通じて第１のパターン６０ａを光学的に認識することにより、第１のパターン６０ａをアライメントマークとして使用しながら、その露光装置と半導体基板６０との位置合わせを行う。

なお、本工程で使用する露光装置としては図４の露光装置２０がある。その場合、レチクル５０を、第１のフォトレジスト膜９２を露光するためのレチクルに交換すればよい。

次に、図１９（ａ）に示すように、その露光装置により第１のフォトレジスト膜９２を露光した後、第１のフォトレジスト膜９２を現像することにより、第１のレジストパターン９２ａを形成する。

その第１のレジストパターン９２ａには、イオン注入用の第１の開口９２ｂの他に、第２のパターン６０ｂの上に第２の開口９２ｃが形成される。

本工程では、第２のパターン６０ｂを位置合わせ用のマークとして使用しながら、第２の開口９２ｃと第２のパターン６０ｂの各々の側面の間隔dを位置ずれ測定器で測定することにより、半導体基板６０と第１のレジストパターン９２ａとの位置ずれ量を測定する。

なお、その測定の結果、位置ずれ量が許容範囲を超えていることが判った場合には、第１のレジストパターン９２ａを除去した後、再び第１のレジストパターン９２ａを形成し直す。

続いて、図１９（ｂ）に示すように、第１のレジストパターン９２ａをマスクにしながら、熱酸化膜９１を通じて半導体基板６０にp型不純物をイオン注入することにより、第１の開口９２ｂの下の半導体基板６０のpウェル９５を形成する。

この後に、第１のレジストパターン９２ａは除去される。

次に、図２０（ａ）に示すように、上記の第１のレジストパターン９２ａと同様の方法を採用して、第３の開口９７ｂと第４の開口９７ｃとを備えた第２のレジストパターン９７ａを熱酸化膜９１の上に形成する。

第１のレジストパターン２９ａと同様に、第２のレジストパターン９７ａを露光する際の露光装置と半導体基板６０との位置合わせは、第１の凹部６０ａをアライメントマークとして使用することにより行われる。

また、第２のレジストパターン９７ａと半導体基板６０との位置ずれ量は、第２の凹部６０ｂを位置合わせマークとして使用し、第４の開口９７ｃと第２の凹部６０ｂの各々の側面の間隔dを位置ずれ測定器で測定することにより得られる。

そして、第２のレジストパターン９７ａをマスクにしながら、熱酸化膜９１を通じて半導体基板６０にn型不純物をイオン注入することにより、第３の開口９７ｂの下の半導体基板６０のnウェル９６を形成する。

この後に、第２のレジストパターン９７ａは除去される。

続いて、図２０（ｂ）に示すように、フッ酸をエッチング液として使用するウエットエッチングにより熱酸化膜９１を除去した後、エピタキシャル成長法により半導体基板６０の上に半導体層１００としてシリコン層を２０nm〜３０nm程度の厚さに形成する。そのエピタキシャル成長法で使用する成膜ガスとしては、例えばシランガスがある。

次に、図２１（ａ）に示すように、pウェル９５とnウェル９６の間の半導体基板６０をドライエッチングして素子分離溝６０ｃを形成する。

そして、その素子分離溝６０ｃ内と半導体層１００の各々の上に素子分離絶縁膜１０２としてCVD法で酸化シリコン膜を形成し、その素子分離絶縁膜１０２で素子分離溝６０ｃを完全に埋め込む。

その後に、CMP(Chemical Mechanical Polishing)法により半導体層１００の上の余分な素子分離絶縁膜１０２を研磨して除去し、素子分離溝６０ｃ内にのみ素子分離絶縁膜１０２を残す。

次いで、図２１（ｂ）に示すように、半導体層１００の表層を熱酸化することにより厚さが約１nm〜２nmのゲート絶縁膜１０５を形成する。

そして、そのゲート絶縁膜１０５と素子分離絶縁膜１０２の各々の上にポリシリコン膜を１００nm程度の厚さに形成し、更にそのポリシリコン膜をパターニングすることにより、ゲート絶縁膜１０５の上にゲート電極１０６を形成する。

次に、図２２に示す断面構造を得るまでの工程について説明する。

まず、ゲート電極１０６をマスクにするイオン注入により、半導体層１００にn型ソースドレインエクステンション１０７とp型ソースドレインエクステンション１１１を形成する。なお、n型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われる。

次いで、半導体基板６０の上側全面にCVD法で酸化シリコン膜を形成し、その酸化シリコン膜をエッチバックしてゲート電極１０６の横に絶縁性サイドウォール１０８として残す。

そして、ゲート電極１０６と絶縁性サイドウォール１０８とをマスクにして、pウェル９５とnウェル９６の各々にイオン注入によりn型ソースドレイン領域１０９とp型ソースドレイン領域１１２とを形成する。

以上により、CMOS(Complementary MOS)プロセスによりn型MOSトランジスタTR_nとp型MOSトランジスタTR_pの基本構造が得られたことになる。これらのトランジスタにおいては、ノンドープの半導体層１００がチャネルになる。

このように半導体層１００をチャネルにすると、半導体基板６０をチャネルにする場合と比較して、n型MOSトランジスタTR_nとp型MOSトランジスタTR_pの各々の閾値電圧V_thがばらつくのを抑制することができる。

上記した本実施形態によれば、図１７（ａ）に示したように、pウェル９５（図１９（ｂ））を形成する前のシリコン基板６０の表面は無地であり、pウェル９５を形成する際のマスクとなる第１のフォトレジスト膜９２と露光装置との位置合わせに使用し得る目印がない。

よって、第１実施形態のように第１の凹部６０ａを形成するための専用のレチクル５０を用い、これにより形成された第１のパターン６０ａをアライメントマークにして露光装置と半導体基板６０との位置合わせ等をする実益がある。

以上説明した各実施形態に関し、更に以下の付記を開示する。

（付記１）半導体基板の上に、第１乃至第４のコーナ部を有する矩形状のショット領域ごとに露光が行われるフォトレジスト膜を形成する工程と、
一部領域と、第１の方向に延在する第１の仮想分割線と、前記第１の方向に垂直な方向である第２の方向に延在して前記第１の仮想分割線と前記一部領域内で交わる第２の仮想分割線とで前記一部領域を分割してなり、それぞれマスクパターンを有する前記第１乃至第４の部分とを備えたレチクルを用いて、前記第１のコーナ部に前記第１の部分の投影像を重ねることにより、前記フォトレジスト膜に前記第１の部分の前記マスクパターンを露光する工程と、
前記半導体基板と前記レチクルとを相対的に移動させることにより前記第２のコーナ部と前記第２の部分の投影像とを重ねて、前記フォトレジスト膜に前記第２の部分の前記マスクパターンを露光する工程と、
前記半導体基板と前記レチクルとを相対的に移動させることにより前記第３のコーナ部と前記第３の部分の投影像とを重ねて、前記フォトレジスト膜に前記第３の部分の前記マスクパターンを露光する工程と、
前記半導体基板と前記レチクルとを相対的に移動させることにより前記第４のコーナ部と前記第４の部分の投影像とを重ねて、前記フォトレジスト膜に前記第４の部分の前記マスクパターンを露光する工程と、
前記第１乃至第４の部分の各々の前記マスクパターンを露光した後、前記フォトレジスト膜を現像する工程と、
前記現像の後、前記フォトレジスト膜をマスクにして前記半導体基板をエッチングすることにより、前記マスクパターンに対応したパターンを形成する工程と、
前記パターンを形成した後、前記フォトレジスト膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記２）前記第１の仮想分割線と前記第２の仮想分割線との交点を前記ショット領域のいずれかの頂点に位置合わせして、前記第１乃至第４の部分のマスクパターンをそれぞれ露光することを特徴とする付記１に記載の半導体装置の製造方法。

（付記３）前記第１乃至第４の部分の前記マスクパターンを露光する工程は、
それぞれ同時に前記ショット領域に隣接する他のショット領域にも前記マスクパターンを露光することを特徴とする付記１又は付記２に記載の半導体装置の製造方法。

（付記４）前記マークをアライメントマークとして使用することにより、前記半導体基板と露光装置との位置合わせを行う工程を更に有することを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。

（付記５）前記パターンを形成する工程の後に、前記半導体基板の上にレジストパターンを形成する工程と、
前記パターンを位置合わせマークとして使用することにより、前記レジストパターンと前記パターンとの位置ずれ量を測定する工程とを更に有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。

（付記６）前記第１乃至第４の部分の各々の前記マスクパターンを露光する前において、前記ショット領域の下の前記半導体基板の表面は無地であることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置の製造方法。

（付記７）前記フォトレジスト膜を除去する工程の後、前記半導体基板の上に半導体層を形成する工程と、
前記半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程とを更に有することを特徴とする付記６に記載の半導体装置の製造方法。

（付記８）前記半導体層を形成する工程の前に、前記半導体基板の表面に熱酸化膜を形成する工程と、
前記熱酸化膜を通じて前記半導体基板に不純物をイオン注入することにより、前記半導体基板にウェルを形成する工程と、
前記ウェルを形成した後に、前記熱酸化膜を除去する工程と、
前記熱酸化膜を除去した後、前記半導体基板に素子分離溝を形成する工程と、
前記素子分離溝に素子分離絶縁膜を形成する工程とを更に有することを特徴とする付記７に記載の半導体装置の製造方法。

（付記９）一部領域を備えた透明基板と、
前記一部領域を、第１の方向に延在する第１の仮想分割線と、前記第１の方向に垂直な方向である第２の方向に延在し前記一部領域内で前記第１の仮想分割線と交わる第２の仮想分割線とで分割してなり、それぞれマスクパターンを有する第１乃至第４の部分とを備え、
前記第１の仮想分割線及び第２の仮想分割線の交点は、半導体基板上に形成されたフォトレジスト膜の矩形状のショット領域のいずれかの頂点に対応することを特徴とするレチクル。

（付記１０）前記レチクルは前記一部領域を複数有し、
前記複数の一部領域はそれぞれ異なるマスクパターンを有することを特徴とする付記９に記載のレチクル。

１、５０…レチクル、２、５１…透明基板、３、５３…マーク形成領域、６…遮光帯、７…シリコン基板、８…フォトレジスト膜、８ａ、T₁〜T₄…潜像、２０…露光装置、２１…光源、２２…第１のミラー、２３…シャッタ、２４…フライアイレンズ、２５…レチクルブラインド、２６…第２のミラー、２７…コンデンサレンズ、２８…レチクルステージ、２９…縮小投影レンズ、３０…基板ステージ、５５、５６…マスクパターン、６０…半導体基板、６０ａ、６０ｂ…第１及び第２のパターン、６１…フォトレジスト膜、６１ａ、６１ｂ…第１及び第２の開口、６０ｃ…素子分離溝、９１…熱酸化膜、９２…第１のフォトレジスト膜、９２ａ…第１のレジストパターン、９２ｂ、９２ｃ…第１及び第２の開口、９５…pウェル、９６…nウェル、１００…半導体層、１０５…ゲート絶縁膜、１０６…ゲート電極、１０７…n型ソースドレインエクステンション、１０８…絶縁性サイドウォール、１０９…n型ソースドレイン領域、１１１…p型ソースドレインエクステンション、R_e…露光領域、R_s…ショット領域、R_p…一部領域、I〜IV…第１〜第４の部分、O…交点、P…一部領域の投影像、P_I〜P_IV…第１〜第４の部分の投影像、S₁〜S₄…第１〜第４のコーナ部、V…頂点、L1…第１の仮想分割線、L2…第２の仮想分割線。

Claims

半導体基板の上に、第１乃至第４のコーナ部を有する矩形状のショット領域ごとに露光が行われるフォトレジスト膜を形成する工程と、
一部領域と、第１の方向に延在する第１の仮想分割線と、前記第１の方向に垂直な方向である第２の方向に延在して前記第１の仮想分割線と前記一部領域内で交わる第２の仮想分割線とで前記一部領域を分割してなり、それぞれマスクパターンを有する前記第１乃至第４の部分とを備えたレチクルを用いて、前記第１のコーナ部に前記第１の部分の投影像を重ねることにより、前記フォトレジスト膜に前記第１の部分の前記マスクパターンを露光する工程と、
前記半導体基板と前記レチクルとを相対的に移動させることにより前記第２のコーナ部と前記第２の部分の投影像とを重ねて、前記フォトレジスト膜に前記第２の部分の前記マスクパターンを露光する工程と、
前記半導体基板と前記レチクルとを相対的に移動させることにより前記第３のコーナ部と前記第３の部分の投影像とを重ねて、前記フォトレジスト膜に前記第３の部分の前記マスクパターンを露光する工程と、
前記半導体基板と前記レチクルとを相対的に移動させることにより前記第４のコーナ部と前記第４の部分の投影像とを重ねて、前記フォトレジスト膜に前記第４の部分の前記マスクパターンを露光する工程と、
前記第１乃至第４の部分の各々の前記マスクパターンを露光した後、前記フォトレジスト膜を現像する工程と、
前記現像の後、前記フォトレジスト膜をマスクにして前記半導体基板をエッチングすることにより、前記マスクパターンに対応したパターンを形成する工程と、
前記パターンを形成した後、前記フォトレジスト膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
前記第１の仮想分割線と前記第２の仮想分割線との交点を前記ショット領域のいずれかの頂点に位置合わせして、前記第１乃至第４の部分のマスクパターンをそれぞれ露光することを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１乃至第４の部分の前記マスクパターンを露光する工程は、
それぞれ同時に前記ショット領域に隣接する他のショット領域にも前記マスクパターンを露光することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
前記パターンをアライメントマークとして使用することにより、前記半導体基板と露光装置との位置合わせを行う工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
前記パターンを形成する工程の後に、前記半導体基板の上にレジストパターンを形成する工程と、
前記パターンを位置合わせマークとして使用することにより、前記レジストパターンと前記パターンとの位置ずれ量を測定する工程とを更に有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
前記第１乃至第４の部分の各々の前記マスクパターンを露光する前において、前記ショット領域の下の前記半導体基板の表面は無地であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
一部領域を備えた透明基板と、
前記一部領域を、第１の方向に延在する第１の仮想分割線と、前記第１の方向に垂直な方向である第２の方向に延在し前記一部領域内で前記第１の仮想分割線と交わる第２の仮想分割線とで分割してなり、それぞれマスクパターンを有する第１乃至第４の部分とを備え、
前記第１の仮想分割線及び第２の仮想分割線の交点は、半導体基板上に形成されたフォトレジスト膜の矩形状のショット領域のいずれかの頂点に対応することを特徴とするレチクル。
前記レチクルは前記一部領域を複数有し、
前記複数の一部領域はそれぞれ異なるマスクパターンを有することを特徴とする請求項７に記載のレチクル。