JPS5848942A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS5848942A JPS5848942A JP14809481A JP14809481A JPS5848942A JP S5848942 A JPS5848942 A JP S5848942A JP 14809481 A JP14809481 A JP 14809481A JP 14809481 A JP14809481 A JP 14809481A JP S5848942 A JPS5848942 A JP S5848942A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置とその製造方法、特に新規な配線構
造をもった半導体装置とその製造方法に関する。
造をもった半導体装置とその製造方法に関する。
集積回路（ＩＣ）などの半導体装置はＬＳＩ、ＶＬＳＩ
と大規模に集積化されており、その素子表面に形成する
配線層も、現在は精々２層配線程度であるが、今後は素
子の高集積化に伴って８層。
と大規模に集積化されており、その素子表面に形成する
配線層も、現在は精々２層配線程度であるが、今後は素
子の高集積化に伴って８層。
５層と益々多層化する傾向にある。従来の配線構造は、
例えば第１図にＭＯ８型半導体素子の一例を示している
が、半導体基板ｌ上にゲート電極、２゜ソース領域およ
びドレイン領域８を設け、これら両像域の表面抵抗を減
少するため白金シリサイド（ＰｔＳｉ２）層４を設けた
後、その上に燐けい酸ガラス（ＰＥＧ）膜５を化学気相
成長（ＯＶＤ）法で被着し、パターンニングして電極窓
Ｃ１をあける。
例えば第１図にＭＯ８型半導体素子の一例を示している
が、半導体基板ｌ上にゲート電極、２゜ソース領域およ
びドレイン領域８を設け、これら両像域の表面抵抗を減
少するため白金シリサイド（ＰｔＳｉ２）層４を設けた
後、その上に燐けい酸ガラス（ＰＥＧ）膜５を化学気相
成長（ＯＶＤ）法で被着し、パターンニングして電極窓
Ｃ１をあける。
次いでアルミニウム（ムｌ）配線層６を蒸着法又はスパ
ッタ法で被着し、パターンニングし、更にその上に同様
にしてＰ８Ｇ膜ｉ′仮着し、パターンニングして接続電
極窓Ｃ２をあける。更にその上に前記と同様にしてＡ１
配銀層８を被着し、パターンニングする。このようにし
て、多層に積層する方式が採られ、又ＡＪ配砿層の代り
に多結晶シリフン層や金属シリサイド層も使用されてい
るが、図示のように従来の配線＃Ｉ造では表面の凹凸部
分の形成を避けることができない。即ち電極窓ＣＩや接
続電極窓Ｃ２には、上面に＠１着するＩＩ配線層と同時
に被着させるため、その窓部分で凹みが大きくできる。
ッタ法で被着し、パターンニングし、更にその上に同様
にしてＰ８Ｇ膜ｉ′仮着し、パターンニングして接続電
極窓Ｃ２をあける。更にその上に前記と同様にしてＡ１
配銀層８を被着し、パターンニングする。このようにし
て、多層に積層する方式が採られ、又ＡＪ配砿層の代り
に多結晶シリフン層や金属シリサイド層も使用されてい
るが、図示のように従来の配線＃Ｉ造では表面の凹凸部
分の形成を避けることができない。即ち電極窓ＣＩや接
続電極窓Ｃ２には、上面に＠１着するＩＩ配線層と同時
に被着させるため、その窓部分で凹みが大きくできる。
したがって今後積層数が増加すればそれだけ凹凸が多く
なり激しくな冬から、配線層や絶縁膜の膜厚の均一化は
一層難しくなり、断線や短絡の恐れは増大する。
なり激しくな冬から、配線層や絶縁膜の膜厚の均一化は
一層難しくなり、断線や短絡の恐れは増大する。
本発明はかような問題点を解消させることを目的として
おり、その特徴は第１．第２の＃電体層間にポリアセチ
レン膜の絶縁層を介在せしめ、且つポリアセチレン膜に
選択的に導電型不純物が含有させられた領域を設け、こ
の領域が前記第１゜第２の導電体層を電気的に接続して
なる配線構造の半導体装置とその製造方法を提案するも
のである。
おり、その特徴は第１．第２の＃電体層間にポリアセチ
レン膜の絶縁層を介在せしめ、且つポリアセチレン膜に
選択的に導電型不純物が含有させられた領域を設け、こ
の領域が前記第１゜第２の導電体層を電気的に接続して
なる配線構造の半導体装置とその製造方法を提案するも
のである。
ポリアセチＬ／ ＞ （ｐｏｌｙ ａｃｅｔｙｌｅｎｅ
Ｈ（ＯＲ））（）はチーグラー・ナツタ触媒を利用して
、基板上にフィルム状に成長し、その処理時間を加減し
て、ることかできる。また、ポリアセチレンは半導体と
しての性質をもち、塩素（０１２）、臭素（Ｂｒ、）。
Ｈ（ＯＲ））（）はチーグラー・ナツタ触媒を利用して
、基板上にフィルム状に成長し、その処理時間を加減し
て、ることかできる。また、ポリアセチレンは半導体と
しての性質をもち、塩素（０１２）、臭素（Ｂｒ、）。
沃素（工、）をはじめとして、三弗化砒素（ＡｓＦｌ、
）などの弗素化合物、塩化沃素（Ｉ（Ｊ）などの沃素化
合物、その他硼素化合物、硫酸ＣＨ，Ｓｏ４“）、硝！
！（ＨＮＯ，）などを含有すればＰ型半導体として働キ
、又リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム
（Ｋ）を含有してＮ型半導体となることが知られている
。しかも導電型不純物を含まない（ノンドープドＨｎｏ
ｎ ｄｏｐｅｄ ）ポリアセチレンは電気伝導度１０
’／Ω値の絶縁体であるが、導電型不純物を含んだ（
ドープド； ｄｏｐｅｄ ） ｉリア七チレンは金属的
となり、電気伝導度は例えばｃｉｓ（ＯＨ（ＡＳＦＳ
）０．０＠４）ｘ ノ組成を持つと１０”／ｎａＪＪ
上（電気抵抗０．００１０１以下）となる。そして、低
温度（−７０℃）で成長してシス（ｃｉｓ）型がリアセ
チレンが形成され、高温度（２００”Ｃ）で熱処理すれ
ばトランス（Ｔｒａｎｓ）型に変化するが、何れもドー
プすれば導電体となる◇ 本発明はこのようなポリアセチレン膜を多層配線の層間
絶縁層として用い、選択的にドープしたポリアセチレン
膜として接続電極とする構造で、第２図に一実施例の断
面図を示している。第２図は前記した第１図と同じ＜Ｍ
Ｏ８型半導体素子の２層配線構造であり、半導体基板１
上にゲート電極２．ソース領域およびドレイン領域８．
ＰｔＳｉ２層４を設けて素子を形成した後、その上にノ
ンドープのポリアセチレン膜１１を成長し、電極部分に
例えばＰ型不純物であるＡ、ＦＳを注入して電極１１ａ
ｔｔ選択的に形成し、その上にＡＩ配線層６を被増し、
パターンニングし、更にその上に同じくノンドープのポ
リアセチレン膜稔を成長し、１１Ｃの形成と同様にして
接続電極１２０を選択的に形成し、次いで上層のＡＩ配
＃Ｊ層８を被着し、パターンニング形成している。ポリ
アセチレン膜１１ 、１２０膜厚は例えば数１０００人
とし、このように電極窓を窓あけすることなく、その電
極部のポリアセチレン膜を導電体に変化させると、従来
のような窓部分での凹みはなくなって、平坦化される。
）などの弗素化合物、塩化沃素（Ｉ（Ｊ）などの沃素化
合物、その他硼素化合物、硫酸ＣＨ，Ｓｏ４“）、硝！
！（ＨＮＯ，）などを含有すればＰ型半導体として働キ
、又リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム
（Ｋ）を含有してＮ型半導体となることが知られている
。しかも導電型不純物を含まない（ノンドープドＨｎｏ
ｎ ｄｏｐｅｄ ）ポリアセチレンは電気伝導度１０
’／Ω値の絶縁体であるが、導電型不純物を含んだ（
ドープド； ｄｏｐｅｄ ） ｉリア七チレンは金属的
となり、電気伝導度は例えばｃｉｓ（ＯＨ（ＡＳＦＳ
）０．０＠４）ｘ ノ組成を持つと１０”／ｎａＪＪ
上（電気抵抗０．００１０１以下）となる。そして、低
温度（−７０℃）で成長してシス（ｃｉｓ）型がリアセ
チレンが形成され、高温度（２００”Ｃ）で熱処理すれ
ばトランス（Ｔｒａｎｓ）型に変化するが、何れもドー
プすれば導電体となる◇ 本発明はこのようなポリアセチレン膜を多層配線の層間
絶縁層として用い、選択的にドープしたポリアセチレン
膜として接続電極とする構造で、第２図に一実施例の断
面図を示している。第２図は前記した第１図と同じ＜Ｍ
Ｏ８型半導体素子の２層配線構造であり、半導体基板１
上にゲート電極２．ソース領域およびドレイン領域８．
ＰｔＳｉ２層４を設けて素子を形成した後、その上にノ
ンドープのポリアセチレン膜１１を成長し、電極部分に
例えばＰ型不純物であるＡ、ＦＳを注入して電極１１ａ
ｔｔ選択的に形成し、その上にＡＩ配線層６を被増し、
パターンニングし、更にその上に同じくノンドープのポ
リアセチレン膜稔を成長し、１１Ｃの形成と同様にして
接続電極１２０を選択的に形成し、次いで上層のＡＩ配
＃Ｊ層８を被着し、パターンニング形成している。ポリ
アセチレン膜１１ 、１２０膜厚は例えば数１０００人
とし、このように電極窓を窓あけすることなく、その電
極部のポリアセチレン膜を導電体に変化させると、従来
のような窓部分での凹みはなくなって、平坦化される。
したがつて、窓部分での段線がなくなるだけでなく８層
。
。
５層と多層化しても、表面の凹凸が増加することは避け
られて、膜厚は均一化され易くて、微細加工が容易とな
り断線や短絡の増加はおこらなくなる。
られて、膜厚は均一化され易くて、微細加工が容易とな
り断線や短絡の増加はおこらなくなる。
次に本発明にか＼る製造方法を説明すると、第８図ない
し第５図はその工程順図で、先づ第８図に示すように半
導体基板１に前記したようにＭＯ８８１素子を形成した
後、チーグラーナツタ触媒をその表面に塗布し、低温度
で、アセチレンガス雰囲気にすると、触媒作用によって
表面上に数１０００人のシス型ポリアセチレン膜Ｕが成
長する。成長後、チーグラーナツタ触媒は有機溶剤で溶
解除去するが、成長したポリアセチレン膜Ｕは繊維がか
らみ合った構造であるから、その間に付着しているチー
グラーナツタ触媒の除去は容易であり、又ポリアセチレ
ン膜はいかなる有機溶剤にも不溶である。
し第５図はその工程順図で、先づ第８図に示すように半
導体基板１に前記したようにＭＯ８８１素子を形成した
後、チーグラーナツタ触媒をその表面に塗布し、低温度
で、アセチレンガス雰囲気にすると、触媒作用によって
表面上に数１０００人のシス型ポリアセチレン膜Ｕが成
長する。成長後、チーグラーナツタ触媒は有機溶剤で溶
解除去するが、成長したポリアセチレン膜Ｕは繊維がか
らみ合った構造であるから、その間に付着しているチー
グラーナツタ触媒の除去は容易であり、又ポリアセチレ
ン膜はいかなる有機溶剤にも不溶である。
次いで、第４図に示すようにその上面に膜厚１μｍのレ
ジスト膜化を塗布しパターンニングして、電極部のみポ
リアセチレン膜１１を露出させ、上からＡ、Ｆ、イオン
をイオン注入法により注入する。
ジスト膜化を塗布しパターンニングして、電極部のみポ
リアセチレン膜１１を露出させ、上からＡ、Ｆ、イオン
をイオン注入法により注入する。
そうして、注入電圧２００１（ｅＶ、注入濃変１０モル
％以上とすれば、注入部分は導電体１１０となる。次い
でレジスト膜１３を溶解除去し、第５図に示すようにｌ
配線層６を蒸着法又はスパッタ法で被着し、リングラフ
ィ技術を用いてパターンニングする。
％以上とすれば、注入部分は導電体１１０となる。次い
でレジスト膜１３を溶解除去し、第５図に示すようにｌ
配線層６を蒸着法又はスパッタ法で被着し、リングラフ
ィ技術を用いてパターンニングする。
以下、同様にしてポリアセチレン膜稔をＪＵ％Ｌ、接続
電極１２Ｃを形成し、次いでＡＪ配線層８を被着し、パ
ターンニング形成する。
電極１２Ｃを形成し、次いでＡＪ配線層８を被着し、パ
ターンニング形成する。
上記の製造方法は導電型不純物をイオン注入してポリア
セチレンを導電体とする方法であるが、他にエレクトロ
ケミカルドーピング法あるいは拡散法でも導電体を形成
することができる。第６図はＡｓＦ、の含装置と・狂気
云導度との関係図表で、図示のように１０モル％り度の
含有量にすれば約１０３７Ω１の電気伝導度がえられ、
これは高濃度にドープした多結晶Ｓｉと同程度である。
セチレンを導電体とする方法であるが、他にエレクトロ
ケミカルドーピング法あるいは拡散法でも導電体を形成
することができる。第６図はＡｓＦ、の含装置と・狂気
云導度との関係図表で、図示のように１０モル％り度の
含有量にすれば約１０３７Ω１の電気伝導度がえられ、
これは高濃度にドープした多結晶Ｓｉと同程度である。
以上の実施例による説明から判るように、本発明は電極
を閤あけしないから、一層多層化しても半導体表面上の
凹凸が激しくなることはなく、したがって断線や短絡の
増加なしに、高置に多層化して歩留や信頼性を維持でき
る。しかも、本発明にか−る半導体装置鉱配線をＡＩな
どの金属配線で形成するため、多結晶Ｓｉに比べてはる
かに電気伝導度が良く、接続電極は金属配線に比較して
、比抵抗が高いものの、長さは僅か１μｍ以下であるか
ら、全体としての配線の高導電性を悪くさせることはな
い。したがって、本発明は高多層配線として、断線や短
絡のない高信頼性が保たれ、且つ良好な導電性の得られ
る高品質の半導体装置で、今後大規模集積化の推進に寄
与するものである。
を閤あけしないから、一層多層化しても半導体表面上の
凹凸が激しくなることはなく、したがって断線や短絡の
増加なしに、高置に多層化して歩留や信頼性を維持でき
る。しかも、本発明にか−る半導体装置鉱配線をＡＩな
どの金属配線で形成するため、多結晶Ｓｉに比べてはる
かに電気伝導度が良く、接続電極は金属配線に比較して
、比抵抗が高いものの、長さは僅か１μｍ以下であるか
ら、全体としての配線の高導電性を悪くさせることはな
い。したがって、本発明は高多層配線として、断線や短
絡のない高信頼性が保たれ、且つ良好な導電性の得られ
る高品質の半導体装置で、今後大規模集積化の推進に寄
与するものである。
第１図は従来の半導体装置の断面図、第２図は本発明に
か−る半導体装置の断面図、第８図ないし第５図りその
製造工程順図、第６図はＡ５Ｆ、ｉＩ度と電気伝導度と
の関係図表である。図中、１は半導体基板、６．８はＡ
ｊ配線層、１１ 、１２はポリアセチレン膜からなる絶
縁層、１１０，１２０はポリアセチレン膜からなる導電
体、氏はレジスト膜を示す。 第１閃
か−る半導体装置の断面図、第８図ないし第５図りその
製造工程順図、第６図はＡ５Ｆ、ｉＩ度と電気伝導度と
の関係図表である。図中、１は半導体基板、６．８はＡ
ｊ配線層、１１ 、１２はポリアセチレン膜からなる絶
縁層、１１０，１２０はポリアセチレン膜からなる導電
体、氏はレジスト膜を示す。 第１閃
Claims (2)
- （１）第１．第２の導電体層間にポリアセチレン膜の絶
縁層を介在せしめ、且つ該ポリアセチレン膜には選択的
に導電型不純物が含有させられた領域を設け、該領域は
前記第１．第２の導電体層を電気的に接続してなること
を特徴とする半導体装置。 - （２） 第１の導電体層上にポリアセチレン膜の絶縁
層を形成し、その上面に所要のマスクパターンを被覆し
、露出した該ポリアセチレン族に導電型不純物を導入す
る工程と、その上面に第２の導電体を被着し、所要のマ
スクパターンを適用して、パターンニングする工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14809481A JPS5848942A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置とその製造方法 |
| DE8282304904T DE3277759D1 (en) | 1981-09-18 | 1982-09-17 | Semiconductor device having new conductive interconnection structure and method for manufacturing the same |
| EP82304904A EP0075454B1 (en) | 1981-09-18 | 1982-09-17 | Semiconductor device having new conductive interconnection structure and method for manufacturing the same |
| US07/008,139 US4761677A (en) | 1981-09-18 | 1987-01-22 | Semiconductor device having new conductive interconnection structure and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14809481A JPS5848942A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848942A true JPS5848942A (ja) | 1983-03-23 |
| JPH0219973B2 JPH0219973B2 (ja) | 1990-05-07 |
Family
ID=15445100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14809481A Granted JPS5848942A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148149A (ja) * | 1984-01-13 | 1985-08-05 | Nec Corp | 半導体集積回路装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4832581A (ja) * | 1971-08-31 | 1973-04-28 | ||
| JPS55130161A (en) * | 1979-03-30 | 1980-10-08 | Showa Denko Kk | Fabricating method of p-n hetero junction element |
| JPS567450A (en) * | 1979-06-29 | 1981-01-26 | Ibm | Semiconductor device |
-
1981
- 1981-09-18 JP JP14809481A patent/JPS5848942A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4832581A (ja) * | 1971-08-31 | 1973-04-28 | ||
| JPS55130161A (en) * | 1979-03-30 | 1980-10-08 | Showa Denko Kk | Fabricating method of p-n hetero junction element |
| JPS567450A (en) * | 1979-06-29 | 1981-01-26 | Ibm | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148149A (ja) * | 1984-01-13 | 1985-08-05 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH0231494B2 (ja) * | 1984-01-13 | 1990-07-13 | Nippon Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0219973B2 (ja) | 1990-05-07 |
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