JPS5848525A - 容量分圧回路 - Google Patents
容量分圧回路Info
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- JPS5848525A JPS5848525A JP56147292A JP14729281A JPS5848525A JP S5848525 A JPS5848525 A JP S5848525A JP 56147292 A JP56147292 A JP 56147292A JP 14729281 A JP14729281 A JP 14729281A JP S5848525 A JPS5848525 A JP S5848525A
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- JP
- Japan
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- voltage
- output
- voltage source
- circuit
- capacitive
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/24—Frequency- independent attenuators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、直列容量による電荷再分配法則を利用した分
圧回路に関し、特に各容量素子のバラツキが分圧電圧に
与える影響を低減しようとするものである。
圧回路に関し、特に各容量素子のバラツキが分圧電圧に
与える影響を低減しようとするものである。
近年、集積回路の集積度が向上するＫつれ、各種機能を
１チツプに搭載する方向に技術が進んでいる。ロジ、り
の分野では、今まで数１０チ、プによって構成されてい
たシステムが１チ、プに収納される様になって費用と効
果との関係が著しく改善されている。このようなロジ、
り集積回路の１チ、プは当然人間とのインタ７エイスを
龜含む方向に発展する。そしてロジックがディジタル的
であるのに対し人間はアナｑグ的であるため、インタフ
ェイスそとるためＫはディジタル量（２連符号）とアナ
ログ量（連続量）との信号変換が不可避となる。このた
め、ディジタルのロジックチップ上にア、ナログーディ
ジタ元変換回路を搭載する技術が必要とされる。
１チツプに搭載する方向に技術が進んでいる。ロジ、り
の分野では、今まで数１０チ、プによって構成されてい
たシステムが１チ、プに収納される様になって費用と効
果との関係が著しく改善されている。このようなロジ、
り集積回路の１チ、プは当然人間とのインタ７エイスを
龜含む方向に発展する。そしてロジックがディジタル的
であるのに対し人間はアナｑグ的であるため、インタフ
ェイスそとるためＫはディジタル量（２連符号）とアナ
ログ量（連続量）との信号変換が不可避となる。このた
め、ディジタルのロジックチップ上にア、ナログーディ
ジタ元変換回路を搭載する技術が必要とされる。
大規模なロジッ久集積回路の実現には、集積度の高いＭ
ＯＳ系がバイポーラ系よシ有利であることは周知の事実
である。これは主に消費電力とチップ面積と集積度の関
係による亀ので、人間とのインタフェイスを含むチップ
も当然ＭＯＳ系が主力となる。そして人間とのインク７
エイスは人間の視覚、聴覚に対するものが主であシ、ロ
ジ、りの２進符号を耳できく音、目で見る図のようなア
ナログ量に変換する仁とＫよシ得られる。−このためｋ
けデ゛イジタル・アナログ変換量（ｎ＊ｃ ）が必要で
あシ、又、逆にアナレグ−ディジタル変換器（ＡＤＣ）
によって計算機（ロジック）側に人間側の情報を伝える
ことが必要となる。従って人間とのインタフェイスを含
むチップはＭＯＳ型で、その一部ＫＡＤＣ又はＤＡＣが
含まれる・ことになる。
ＯＳ系がバイポーラ系よシ有利であることは周知の事実
である。これは主に消費電力とチップ面積と集積度の関
係による亀ので、人間とのインタフェイスを含むチップ
も当然ＭＯＳ系が主力となる。そして人間とのインク７
エイスは人間の視覚、聴覚に対するものが主であシ、ロ
ジ、りの２進符号を耳できく音、目で見る図のようなア
ナログ量に変換する仁とＫよシ得られる。−このためｋ
けデ゛イジタル・アナログ変換量（ｎ＊ｃ ）が必要で
あシ、又、逆にアナレグ−ディジタル変換器（ＡＤＣ）
によって計算機（ロジック）側に人間側の情報を伝える
ことが必要となる。従って人間とのインタフェイスを含
むチップはＭＯＳ型で、その一部ＫＡＤＣ又はＤＡＣが
含まれる・ことになる。
ｙｔｏｓ系ｏｘｃ及びＬＳＩの特徴はＱＭｏｓ容誉を用
いることができる点と、変数として電圧、電流、電荷の
いずれｅ％用らる−ことができる点である。この点は、
バイポーラ型のアナ四グ回路では抵抗と電流しか用いら
れなかりたことに比べ有利な点である。従来、ＤＡＣと
してもしくはムＤＯの内部ＤＡＣとして上記のような変
数を分割し、一定のアナログ量を得ようとすれば、バイ
ポーラでは主として第１図に示すような周知のＲ−２Ｒ
ラダー抵抗による電流の分流回路が用いられる。
いることができる点と、変数として電圧、電流、電荷の
いずれｅ％用らる−ことができる点である。この点は、
バイポーラ型のアナ四グ回路では抵抗と電流しか用いら
れなかりたことに比べ有利な点である。従来、ＤＡＣと
してもしくはムＤＯの内部ＤＡＣとして上記のような変
数を分割し、一定のアナログ量を得ようとすれば、バイ
ポーラでは主として第１図に示すような周知のＲ−２Ｒ
ラダー抵抗による電流の分流回路が用いられる。
この第１図の回路は右端の２つのＲの合成抵抗は２Ｒ，
これが右端の２Ｒと並列なので合成抵抗はＲ１これが右
端から３番目のＲと直列なので合成抵抗は２Ｒ，これが
右端から２番目の２８と並列遁ので合成抵抗はＲ１以下
同様となり１、結局右端の２つのＲに流れる電流は１１
右端の２８に流れる電流も１１右端から３番目のＲＫ流
れる電流は２量、右端から２番目の２Ｒに流れる電流も
２１、以下これに準じることとなり、１１，２１．４１
゜８１・・・・・・・・・の電流分布が得られる。これ
は電源側電流をベースにすれば１．１／２．１／４．１
／８・・−・・・の電流分布が得られることでもある。
これが右端の２Ｒと並列なので合成抵抗はＲ１これが右
端から３番目のＲと直列なので合成抵抗は２Ｒ，これが
右端から２番目の２８と並列遁ので合成抵抗はＲ１以下
同様となり１、結局右端の２つのＲに流れる電流は１１
右端の２８に流れる電流も１１右端から３番目のＲＫ流
れる電流は２量、右端から２番目の２Ｒに流れる電流も
２１、以下これに準じることとなり、１１，２１．４１
゜８１・・・・・・・・・の電流分布が得られる。これ
は電源側電流をベースにすれば１．１／２．１／４．１
／８・・−・・・の電流分布が得られることでもある。
出力は適宜トランジスタ等を介して取出す。第１図の回
路が主としてバイポーラ素子で用いられる理由は、バイ
ポーラトランジスタはｇｍが大であるためＫこれを第１
図の回路にスイッチとして用いても、そのオン抵抗が各
抵抗の固有値に比し充分無視できる値とすることができ
るからである。しかし、ＭＯＳ型のトランジスタはバイ
ポーラに比しｇｍが小さい次め、オン抵抗を充分小さく
するとトランジスタサイズが集積化に適さなりほど増大
し、到底実用忙は供し得ない。
路が主としてバイポーラ素子で用いられる理由は、バイ
ポーラトランジスタはｇｍが大であるためＫこれを第１
図の回路にスイッチとして用いても、そのオン抵抗が各
抵抗の固有値に比し充分無視できる値とすることができ
るからである。しかし、ＭＯＳ型のトランジスタはバイ
ポーラに比しｇｍが小さい次め、オン抵抗を充分小さく
するとトランジスタサイズが集積化に適さなりほど増大
し、到底実用忙は供し得ない。
このためＭＯＳでは変数として電圧を用い友第２図の抵
抗列回路或いは電荷を用いた第３図の容量マトリックス
回路でアナログ電圧が分圧される。
抗列回路或いは電荷を用いた第３図の容量マトリックス
回路でアナログ電圧が分圧される。
＠２図の抵抗列回路では同一抵抗値を持つ各抵抗Ｒｋ〜
Ｒ，の節点Ｎ１．島、・・・・・・・・・よシ基準電圧
Ｖ稟計をｎ等分し電圧（電位） ＶＯＳ％が取り出され
る。このときの電流■は ゛ ｗｌ となシ、ｊ番目の抵抗からの出力−は Ｖ・−＝Ｉ・ΣＲ１ −Ｊ となる。このアナログ電圧−の値は抵抗の精度によシ左
右される。つまシミ流Ｉｄ一定となるが、個々の抵抗の
バラツキを７８とする出力電圧の偏差ΔＶｕｓＡ・の最
大値はΔＶｏｕｔ ＝ Ｉ・！！−ｉｎとなる。
Ｒ，の節点Ｎ１．島、・・・・・・・・・よシ基準電圧
Ｖ稟計をｎ等分し電圧（電位） ＶＯＳ％が取り出され
る。このときの電流■は ゛ ｗｌ となシ、ｊ番目の抵抗からの出力−は Ｖ・−＝Ｉ・ΣＲ１ −Ｊ となる。このアナログ電圧−の値は抵抗の精度によシ左
右される。つまシミ流Ｉｄ一定となるが、個々の抵抗の
バラツキを７８とする出力電圧の偏差ΔＶｕｓＡ・の最
大値はΔＶｏｕｔ ＝ Ｉ・！！−ｉｎとなる。
容量マトリ、クスを用いた回路は、第３図に示すように
コンデンサＣ・ｔｃ＠ｓ２ｃ＠ｅ４ｃ・＊−ｍｍ、切換
スイッチ８１ ｅ Ｓｍ ’＊ ８３・・・・・−・・
、電源Ｖ、 、 Ｖ、で構成され、Ｖｏｕｔが出力とな
る。この回路ではスイッチ８１〜５４ｖｉ−左側、スイ
ッチＳＳのみ右１１１（Ｉｃ倒すとＣ（１ｓＣｏ ｅ
２Ｃｏ ＊ ４Ｃ・の並列回路と８Ｃ・との直列回路が
でき、前者の合成容量は８ＣｏであるからＶ。ｕｔはｖ
ｌとｖ雪の中間値（Ｖｔ−Ｖｌ）／ ２となる。電位で
は（ｖｌ−Ｖｍ）／２＋ｖ重＝（ｖ重＋Ｖｔ ） ／
２である。この状態でスイッチＳａｔ右側に切換えると
Ｃ・＋Ｃ・＋２Ｃ・と４ＣＩ＋８ＣＩの直列回路ができ
、Ｖｏｕｔは（ｖｉ＋３ｖ＊）／４つまシｖ諺よ！７（
ＶＩＶｃ）／４上りた所となる。
コンデンサＣ・ｔｃ＠ｓ２ｃ＠ｅ４ｃ・＊−ｍｍ、切換
スイッチ８１ ｅ Ｓｍ ’＊ ８３・・・・・−・・
、電源Ｖ、 、 Ｖ、で構成され、Ｖｏｕｔが出力とな
る。この回路ではスイッチ８１〜５４ｖｉ−左側、スイ
ッチＳＳのみ右１１１（Ｉｃ倒すとＣ（１ｓＣｏ ｅ
２Ｃｏ ＊ ４Ｃ・の並列回路と８Ｃ・との直列回路が
でき、前者の合成容量は８ＣｏであるからＶ。ｕｔはｖ
ｌとｖ雪の中間値（Ｖｔ−Ｖｌ）／ ２となる。電位で
は（ｖｌ−Ｖｍ）／２＋ｖ重＝（ｖ重＋Ｖｔ ） ／
２である。この状態でスイッチＳａｔ右側に切換えると
Ｃ・＋Ｃ・＋２Ｃ・と４ＣＩ＋８ＣＩの直列回路ができ
、Ｖｏｕｔは（ｖｉ＋３ｖ＊）／４つまシｖ諺よ！７（
ＶＩＶｃ）／４上りた所となる。
以下同様で、スイッチＳ１．Ｓ３−・・・・・・・・・
を左、右に切換えることＫよシ（ＶｓＶｘ）の旦 −！
！−旦・・・・・−・・な１６、 １６． １６ ど種〃のＶｏｕｔ （電位ではこれにｖｌがプラ゛スさ
れる）が得られる。
を左、右に切換えることＫよシ（ＶｓＶｘ）の旦 −！
！−旦・・・・・−・・な１６、 １６． １６ ど種〃のＶｏｕｔ （電位ではこれにｖｌがプラ゛スさ
れる）が得られる。
この回路では各コンデンサの容量が正確に所定の比を保
つことが重要で、容量にバラつきがあると出力電圧Ｖ。
つことが重要で、容量にバラつきがあると出力電圧Ｖ。
ｕｔ Ｋ誤差が生じる。＠４図の回路でこれを説明する
と、この回路では電荷再分配の法則によシ、両端に印加
される電圧をＶｌ ｍ Ｖｍとすると出力Ｖ。ｕｔは Ｖｏｕｔ ” Ｖ鵞＋−（ｖ宜−■＝ ）Ｃ！ となる。ただしＣｙ＝Ｃ１＋ Ｃｔである。各容量にバ
ラツキΔＣ・があると、出力Ｖｏｕｔは出力のバラツキ
ΔＶｏｕｔは となる。多数（Ｎ個）のコンデンサの直並列回路では に が誤差電圧となシ、抵抗列と同様な結果となる。
と、この回路では電荷再分配の法則によシ、両端に印加
される電圧をＶｌ ｍ Ｖｍとすると出力Ｖ。ｕｔは Ｖｏｕｔ ” Ｖ鵞＋−（ｖ宜−■＝ ）Ｃ！ となる。ただしＣｙ＝Ｃ１＋ Ｃｔである。各容量にバ
ラツキΔＣ・があると、出力Ｖｏｕｔは出力のバラツキ
ΔＶｏｕｔは となる。多数（Ｎ個）のコンデンサの直並列回路では に が誤差電圧となシ、抵抗列と同様な結果となる。
従りて、出力Ｖｏｕｔを高精度化するｋは各容量の値を
正確にする必要があるが、ヒれＫは製造技術上一定の限
界があシ、現状ではΔＣ・／Ｃ・で１９ｂ程度の誤差が
残存する。
正確にする必要があるが、ヒれＫは製造技術上一定の限
界があシ、現状ではΔＣ・／Ｃ・で１９ｂ程度の誤差が
残存する。
本発明は、特にＭＯ８集積回路に適するように第３図の
方式を基礎とし、各容量素子が一方の電圧源のみならず
他方の電圧源にも切換接続されるようＫして平均化を行
ない、客容量素子固有のバラツキは相殺しようとするも
のである。切換を周期的に行なうＫは切換信号つまシク
ロ、りが必要となるが、マイクロブ四セッサや大規模ラ
ンダムｐシックでは入出力ディジタ化信号の同期をとる
ためクロック信号源を備えているので、これを兼用すれ
ば特別な周波数源は必要としない。
方式を基礎とし、各容量素子が一方の電圧源のみならず
他方の電圧源にも切換接続されるようＫして平均化を行
ない、客容量素子固有のバラツキは相殺しようとするも
のである。切換を周期的に行なうＫは切換信号つまシク
ロ、りが必要となるが、マイクロブ四セッサや大規模ラ
ンダムｐシックでは入出力ディジタ化信号の同期をとる
ためクロック信号源を備えているので、これを兼用すれ
ば特別な周波数源は必要としない。
本発明は、一対の容量素子の一端を共通に出力端子に接
続し、且つそれらの他端と第１および第２の電圧源との
間に切換スイッチを設け、該スイ、チを周期的に作動さ
せて、直列接続された前記一対の容量素子の両端の一方
に前記第１の電圧源がそして他方に第２の電圧源力５、
また該一方に前記第２の電圧源がそして他方に＠１の電
圧源が、交互に繰シ返し印加されるようにし、そして前
記出力端子に現われる電圧の時間的平均値を求めて分圧
電手ソ得るようｋしてなることを特徴とするが、以下図
示の実施例を参照しながらこれを詳細に説明する。
続し、且つそれらの他端と第１および第２の電圧源との
間に切換スイッチを設け、該スイ、チを周期的に作動さ
せて、直列接続された前記一対の容量素子の両端の一方
に前記第１の電圧源がそして他方に第２の電圧源力５、
また該一方に前記第２の電圧源がそして他方に＠１の電
圧源が、交互に繰シ返し印加されるようにし、そして前
記出力端子に現われる電圧の時間的平均値を求めて分圧
電手ソ得るようｋしてなることを特徴とするが、以下図
示の実施例を参照しながらこれを詳細に説明する。
第４図はＮ＝２とした最も基本的な本発明の一実施例で
、容量、素子Ｃ１ｍ ｃｍはいずれ本はぼ同様の値を有
する。これら容量ｃ、 ｅ ｃ、の一端は共通に出力端
子（Ｖｏｕｔ ）に接続され、且り他端はスイッチＳｌ
。
、容量、素子Ｃ１ｍ ｃｍはいずれ本はぼ同様の値を有
する。これら容量ｃ、 ｅ ｃ、の一端は共通に出力端
子（Ｖｏｕｔ ）に接続され、且り他端はスイッチＳｌ
。
ａＳ （いずれもＭＯＳ）ランジスタで可）Ｙｔ通して
第１の電圧源Ｖ、または第２の電圧源Ｖ＊に接続される
。本例は容量素子が２１個であるからスイッチＳ１゜Ｓ
ｔは１１５図のクロ、クーで連動して切換える。この虎
めφ＝１１″である期間ＴＩＫ、、図示の如くスイ。
第１の電圧源Ｖ、または第２の電圧源Ｖ＊に接続される
。本例は容量素子が２１個であるからスイッチＳ１゜Ｓ
ｔは１１５図のクロ、クーで連動して切換える。この虎
めφ＝１１″である期間ＴＩＫ、、図示の如くスイ。
チ８１をｖｌ側に、またスイッチ謁ｔ’ Ｖｓ側に切換
えれば、このときの出力Ｖ。ｕｔｌは前述のようＫとな
る。逆にφ＝＠０”である期間ＴｓＫ図示とは逆にスイ
ッチ８＠ ｅ ８１を切換えれば、このときの出力Ｖｏ
ｕｔ２は し！↑％；３ となる。ここで容量Ｃ１＊ ｃ鵞に誤差ΔＣｏがあり、
ｃｌ＝ｃ、＋ΔＣ・、Ｃ，＝ ｃｏ−ΔＣ，とすると出
力Ｖｏｕｔには の２倍の電圧差２ΔＶがす、プル成分として現われる（
第５図参照）。このす、プル成分は四−パスフィルタに
よシ除去することができ、また通常本キャパシタ回路の
後段に用いられる演算増幅器には積分器が含まれるので
該フィルタを特に設けなくても出力Ｖｏｕｔは平均化さ
れる。第５図の１点鎖線はこの平均化されたＶペルＶｏ
ｕｔ ｖｆ−示すもので、これは ＝ Ｖｌ ＋ （ＶＩ ＶＩ ）２ であるから、容量のバラツキΔＣに影響されない分圧出
力が得られる。但し、り四ツクφの周期Ｔ１ ｓＴ１相
互間にも誤差があると、ΔＣは完全には相殺されずこの
場合杜 となり、ΔＴ＝ｌＴｔ ＴｘｌとすればＶ ｃ＠
Ｔ が誤差率となる（ｖｑｖ。ｕｔの理論値、Ｔ昧ＴＩ＊Ｔ
雪の理論値）。しかし、それでもΔＴ／Ｔｆ０．１％程
度にするのは容易であるから従来に比し出力の精度は格
段に向上する。例えばクロックφとして通常マイコン岬
に用いられＭＨ，のクロ、りを適ｆｉＫ分周することＫ
よシ精度のよいものを得ることができる几め、元のクロ
ックが１０ＭＨｚで１俤位相ずれしているとしてもそれ
ｆ １０ ＫＨｚまで分周した後１０ ＭＨｚで同期を
とシ補正してやれば１１＊１／１００、すなわち誤差α
０１ｑ６の精度のクロ、りが得られる。従ってΔＣ・／
Ｃｏ−１’Ａとしてもアナログ回路としてはα０００１
％の精度が得られる。
えれば、このときの出力Ｖ。ｕｔｌは前述のようＫとな
る。逆にφ＝＠０”である期間ＴｓＫ図示とは逆にスイ
ッチ８＠ ｅ ８１を切換えれば、このときの出力Ｖｏ
ｕｔ２は し！↑％；３ となる。ここで容量Ｃ１＊ ｃ鵞に誤差ΔＣｏがあり、
ｃｌ＝ｃ、＋ΔＣ・、Ｃ，＝ ｃｏ−ΔＣ，とすると出
力Ｖｏｕｔには の２倍の電圧差２ΔＶがす、プル成分として現われる（
第５図参照）。このす、プル成分は四−パスフィルタに
よシ除去することができ、また通常本キャパシタ回路の
後段に用いられる演算増幅器には積分器が含まれるので
該フィルタを特に設けなくても出力Ｖｏｕｔは平均化さ
れる。第５図の１点鎖線はこの平均化されたＶペルＶｏ
ｕｔ ｖｆ−示すもので、これは ＝ Ｖｌ ＋ （ＶＩ ＶＩ ）２ であるから、容量のバラツキΔＣに影響されない分圧出
力が得られる。但し、り四ツクφの周期Ｔ１ ｓＴ１相
互間にも誤差があると、ΔＣは完全には相殺されずこの
場合杜 となり、ΔＴ＝ｌＴｔ ＴｘｌとすればＶ ｃ＠
Ｔ が誤差率となる（ｖｑｖ。ｕｔの理論値、Ｔ昧ＴＩ＊Ｔ
雪の理論値）。しかし、それでもΔＴ／Ｔｆ０．１％程
度にするのは容易であるから従来に比し出力の精度は格
段に向上する。例えばクロックφとして通常マイコン岬
に用いられＭＨ，のクロ、りを適ｆｉＫ分周することＫ
よシ精度のよいものを得ることができる几め、元のクロ
ックが１０ＭＨｚで１俤位相ずれしているとしてもそれ
ｆ １０ ＫＨｚまで分周した後１０ ＭＨｚで同期を
とシ補正してやれば１１＊１／１００、すなわち誤差α
０１ｑ６の精度のクロ、りが得られる。従ってΔＣ・／
Ｃｏ−１’Ａとしてもアナログ回路としてはα０００１
％の精度が得られる。
第６図はＮ＝４とした本発明の他の実施例である。４個
の容量Ｃ１〜Ｃ４は略等しい容量値とし、これらの一端
は共通に出力端子（Ｖｏｕｔ ） Ｋ接続し、他端はス
イッチＳ１〜Ｓ４を通してＶＩまたはＶｔ Ｋ接続する
。これら４個の容量素子Ｃ！〜Ｃａ ’ｆｔ ２個ずつ
用いて第１および第２の合成（並列）容量を作れば出力
■。ｕｔの理論値は（Ｖｔ ＋ Ｖｌ ）／２になシ、
一方の合成容量に３個の容量素子を用い他方に残シの１
鯛を用いれば出力Ｖｅｎｔ （Ｄ理論値は（Ｖｓ ＋
Ｖｌ ）／４または３ （Ｖｓ ＋ Ｖｚ ）／４ Ｋ
なる。容量のバラツキによる出力変化を打消すために直
列コンデンサ回路に加える電圧Ｖｌ ｅ Ｖ雪’を周１
期的に反転するが、出力Ｖ□ｕｔが（Ｖｔ Ｖ禽）／
２以外の場合はそれを段階的に行なう。Ｃ１〜Ｃｉを１
：３に分ける例につき、第７図を参照してこれを説明す
ると、夕日、りφの各期間Ｔ１〜Ｔ４にスイッチ８１〜
ｓ４のいずれか１つを逆側に切換える。但し、常に１：
３の関係を保ち、従って例えば初期に図示状態であれば
（ＣＩ ｐ ｃ、 ＃Ｃｓが並列で、これと０４が直列
）次はＢ３をｖ１側に切換えかつＳ４はＶｓ ＠ Ｋ切
換え、その次は８ｍをｖ２側に切換えかつＳＳはｖｌ側
に戻す。以下同様であシ、最後に８１をＶ、側に切換え
、Ｓ＝をｖ型側へ戻したら、次は最初に戻って図示状態
とする。か＼る操作で出力Ｖｏｕｔには第７図の様なり
、プル成分（必ずしも階段状になるとは限らない）がＴ
１〜Ｔ４を１周期として限られる。これは、各コンデン
サの容量値のバラツキに差がるる仁とに依る。これｔ時
間的に平均して最終出力を得る点は第４図と同様である
。
の容量Ｃ１〜Ｃ４は略等しい容量値とし、これらの一端
は共通に出力端子（Ｖｏｕｔ ） Ｋ接続し、他端はス
イッチＳ１〜Ｓ４を通してＶＩまたはＶｔ Ｋ接続する
。これら４個の容量素子Ｃ！〜Ｃａ ’ｆｔ ２個ずつ
用いて第１および第２の合成（並列）容量を作れば出力
■。ｕｔの理論値は（Ｖｔ ＋ Ｖｌ ）／２になシ、
一方の合成容量に３個の容量素子を用い他方に残シの１
鯛を用いれば出力Ｖｅｎｔ （Ｄ理論値は（Ｖｓ ＋
Ｖｌ ）／４または３ （Ｖｓ ＋ Ｖｚ ）／４ Ｋ
なる。容量のバラツキによる出力変化を打消すために直
列コンデンサ回路に加える電圧Ｖｌ ｅ Ｖ雪’を周１
期的に反転するが、出力Ｖ□ｕｔが（Ｖｔ Ｖ禽）／
２以外の場合はそれを段階的に行なう。Ｃ１〜Ｃｉを１
：３に分ける例につき、第７図を参照してこれを説明す
ると、夕日、りφの各期間Ｔ１〜Ｔ４にスイッチ８１〜
ｓ４のいずれか１つを逆側に切換える。但し、常に１：
３の関係を保ち、従って例えば初期に図示状態であれば
（ＣＩ ｐ ｃ、 ＃Ｃｓが並列で、これと０４が直列
）次はＢ３をｖ１側に切換えかつＳ４はＶｓ ＠ Ｋ切
換え、その次は８ｍをｖ２側に切換えかつＳＳはｖｌ側
に戻す。以下同様であシ、最後に８１をＶ、側に切換え
、Ｓ＝をｖ型側へ戻したら、次は最初に戻って図示状態
とする。か＼る操作で出力Ｖｏｕｔには第７図の様なり
、プル成分（必ずしも階段状になるとは限らない）がＴ
１〜Ｔ４を１周期として限られる。これは、各コンデン
サの容量値のバラツキに差がるる仁とに依る。これｔ時
間的に平均して最終出力を得る点は第４図と同様である
。
尚、上述した容量索子Ｃ１＊ Ｃ１ｍ−’−’・・はゲ
ート酸化膜を絶縁膜としたゲート容量、或いは層間絶縁
膜を用いた容量等のＭＯ８容量でよい。また以上の説明
から明らかなようにＣｔ ＃ ｃ、 ＊ −−−−−唸
必ずしも等しくする必要はない（Ｖｏｕｔのリップル成
分が増すだけ）。
ート酸化膜を絶縁膜としたゲート容量、或いは層間絶縁
膜を用いた容量等のＭＯ８容量でよい。また以上の説明
から明らかなようにＣｔ ＃ ｃ、 ＊ −−−−−唸
必ずしも等しくする必要はない（Ｖｏｕｔのリップル成
分が増すだけ）。
以上述べたように本発明によれば、電荷再分配に用いる
各容量素子のバラツキに起因する出力電圧の誤差が使用
するクロックの精度によって著しく低減されるので、製
造技術上の限界を越えた精度でアナログ分圧電圧を発生
できる利点がある。
各容量素子のバラツキに起因する出力電圧の誤差が使用
するクロックの精度によって著しく低減されるので、製
造技術上の限界を越えた精度でアナログ分圧電圧を発生
できる利点がある。
ＤＡＣなどでは第３図に示したように種々の容量値のコ
ンデンサによる直並列回路が構成されるが、その全てに
第４図等で説明した本発明方式を適用するのが大変であ
れば、特に厳しく利くコンデンサつまり大容量コンデン
サに本発明方式を適用すればよい。
ンデンサによる直並列回路が構成されるが、その全てに
第４図等で説明した本発明方式を適用するのが大変であ
れば、特に厳しく利くコンデンサつまり大容量コンデン
サに本発明方式を適用すればよい。
第１図〜第３図は従来の各種分圧回路の概略構成図、第
４図および第５図は本発明の一実施例を示す回路図およ
び信号波形図、ｓｌ！６図および第７図は本発明の他の
実施例を示す回路図および信号波形図である。 図中、Ｃ１〜Ｃ４は容量素子、Ｓｔ〜Ｓ４はスイッチ、
φはクロ、り、Ｖｏｕｔは出力電圧（端子）、Ｖ、 、
ｖ。 は電圧源である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図 第２図 第３図
４図および第５図は本発明の一実施例を示す回路図およ
び信号波形図、ｓｌ！６図および第７図は本発明の他の
実施例を示す回路図および信号波形図である。 図中、Ｃ１〜Ｃ４は容量素子、Ｓｔ〜Ｓ４はスイッチ、
φはクロ、り、Ｖｏｕｔは出力電圧（端子）、Ｖ、 、
ｖ。 は電圧源である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図 第２図 第３図
Claims (1)
- 一対の容量素子の一端を共通に出力端子に接続し、且つ
それらの他端と第１および第２の電圧源との間に切換ス
イッチを設け、該スイッチを周期的に作動させて、直列
接続された前記一対の容量素子の両端の一方に前記第１
の電圧源がそして他方に第２の電圧源が、また該一方に
前記第２の電圧源がそして他方に第１の電圧源が、交互
に繰シ返し印加されるようｋし、そして前記出力端子に
現われる電圧の時間的平均値を求めて分圧電圧金得るよ
うｋしてなることを特徴とする容量分圧回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147292A JPS5848525A (ja) | 1981-09-18 | 1981-09-18 | 容量分圧回路 |
| US06/418,008 US4578772A (en) | 1981-09-18 | 1982-09-14 | Voltage dividing circuit |
| EP82304873A EP0075441B1 (en) | 1981-09-18 | 1982-09-16 | Voltage dividing circuit |
| DE8282304873T DE3279263D1 (en) | 1981-09-18 | 1982-09-16 | Voltage dividing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147292A JPS5848525A (ja) | 1981-09-18 | 1981-09-18 | 容量分圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848525A true JPS5848525A (ja) | 1983-03-22 |
Family
ID=15426902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147292A Pending JPS5848525A (ja) | 1981-09-18 | 1981-09-18 | 容量分圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848525A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03214818A (ja) * | 1990-01-19 | 1991-09-20 | Nec Corp | ディジタルアナログ変換回路 |
| JP2003072381A (ja) * | 2001-08-31 | 2003-03-12 | Nanjo Sobi Kogyo Kk | 自動車用ドア構造 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56104532A (en) * | 1980-01-25 | 1981-08-20 | Toshin Prod Kk | Digital-analog converting circuit |
-
1981
- 1981-09-18 JP JP56147292A patent/JPS5848525A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56104532A (en) * | 1980-01-25 | 1981-08-20 | Toshin Prod Kk | Digital-analog converting circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03214818A (ja) * | 1990-01-19 | 1991-09-20 | Nec Corp | ディジタルアナログ変換回路 |
| JP2003072381A (ja) * | 2001-08-31 | 2003-03-12 | Nanjo Sobi Kogyo Kk | 自動車用ドア構造 |
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