JPS6231224A - デジタル−アナログ変換器 - Google Patents
デジタル−アナログ変換器Info
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- JPS6231224A JPS6231224A JP17060685A JP17060685A JPS6231224A JP S6231224 A JPS6231224 A JP S6231224A JP 17060685 A JP17060685 A JP 17060685A JP 17060685 A JP17060685 A JP 17060685A JP S6231224 A JPS6231224 A JP S6231224A
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- string
- switch
- resistor
- train
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル−アナログ変換器、特に、半導体集積
回路によシ構成され、高速動作に適する抵抗ストリング
方式のデジタル−アナログ変換器に関する。
回路によシ構成され、高速動作に適する抵抗ストリング
方式のデジタル−アナログ変換器に関する。
近年、アナログ−デジタル変換、あるいはデジタル−ア
ナログ変換を利用する電子機器が増加している。従来、
通信機器等を中心とした多ビットで高精度の変換を行っ
ていた分野から、パーソナルコンピュータ、ゲーム機器
等を中心とする分野への拡大が進行しているもので、今
後、更に多岐の分野に広がるものと予想される。
ナログ変換を利用する電子機器が増加している。従来、
通信機器等を中心とした多ビットで高精度の変換を行っ
ていた分野から、パーソナルコンピュータ、ゲーム機器
等を中心とする分野への拡大が進行しているもので、今
後、更に多岐の分野に広がるものと予想される。
従来、この種のデジタル−アナログ変換器として、抵抗
ス） ＩＪソング式と呼ばれる形式のものがある。構成
が、比較的簡単であシ、単調性に優れているため、ビッ
ト数の少ないデジタル−アナログ変換を中心として多く
の分野に利用されている。
ス） ＩＪソング式と呼ばれる形式のものがある。構成
が、比較的簡単であシ、単調性に優れているため、ビッ
ト数の少ないデジタル−アナログ変換を中心として多く
の分野に利用されている。
従来、用いられている抵抗ス） ＩＪソング式のデジタ
ル−アナログ変換器につき、図面を用いて説明する。
ル−アナログ変換器につき、図面を用いて説明する。
第３図は、従来の抵抗ス） ＩＪング方式のデジタル−
アナログ変換器を示すものであシ、この変換器は抵抗列
１１と第一のスイッチ列１２とで構成されている。抵抗
列１１は、基準電位の与えられる電源端子１３と接地電
位間に、複数個の抵抗体１０１．１０２，１０３，１０
４，１０５，１０６，１０７が直列接続され、その接続
点１１１，１１２，１１３，１１４゜１１５．１１６．
Ｈ７より基準電圧を複数個に分割した出力電圧を取り出
すものである。スイッチ列１２は、デジタル信号入力端
１２１，１２２，１２３，１２４゜１２５．１２６，１
２７，１２８に与えられたデジタル入力信号に応じて、
抵抗列１１の複数個の接続点１１１．１１２，１１３，
１１４，１１５，１１６，１１７の内１つを選択し、そ
の接続点と外部出力端１４との結合を行なう。
アナログ変換器を示すものであシ、この変換器は抵抗列
１１と第一のスイッチ列１２とで構成されている。抵抗
列１１は、基準電位の与えられる電源端子１３と接地電
位間に、複数個の抵抗体１０１．１０２，１０３，１０
４，１０５，１０６，１０７が直列接続され、その接続
点１１１，１１２，１１３，１１４゜１１５．１１６．
Ｈ７より基準電圧を複数個に分割した出力電圧を取り出
すものである。スイッチ列１２は、デジタル信号入力端
１２１，１２２，１２３，１２４゜１２５．１２６，１
２７，１２８に与えられたデジタル入力信号に応じて、
抵抗列１１の複数個の接続点１１１．１１２，１１３，
１１４，１１５，１１６，１１７の内１つを選択し、そ
の接続点と外部出力端１４との結合を行なう。
従って、外部出力端子１４には、所定のデジタル入力信
号に応じて、基準電圧と複数個の抵抗体１０１．１０２
，１０３，１０４，１０５，１０６，１０７の電位分割
とで決定される電位が現われる。
号に応じて、基準電圧と複数個の抵抗体１０１．１０２
，１０３，１０４，１０５，１０６，１０７の電位分割
とで決定される電位が現われる。
半導体集積回路装置中においては、抵抗列１１は、通常
、多結晶シリコンあるいに拡散層等が利用され、又、ス
イッチ列１２はＭＯ８型電界効果トランジスタあるいは
バイポーラ型トランジスタが利用される。
、多結晶シリコンあるいに拡散層等が利用され、又、ス
イッチ列１２はＭＯ８型電界効果トランジスタあるいは
バイポーラ型トランジスタが利用される。
上述した従来のデジタル−アナログ変換器では、その変
換に要する時間（以下セットリング時間と記す。）は、
主として、抵抗列１１の抵抗値と、スイッチ列１２のス
イッチ閉時の抵抗値と、外部出力端１４に接続される負
荷容量（抵抗）、抵抗列１１．スイッチ列１２に付随す
る付随容量との時定数によシ決定される。従って、セラ
） １７７７時間を短縮するためには抵抗列１１の抵抗
値、スイッチ列１２の抵抗値及びその付随容量値を低減
することが、必要となる。しかしながら、半導体集積回
路装置中では、抵抗列１１の抵抗値及びスイッチ列１２
の抵抗値を低減するためには、その素子寸法ケ大きくす
る必要があシ、これは同時に、その付随容量を増加する
ため、セットリング時間を容易に短縮することはできな
いという欠点がある。又、抵抗列１１の抵抗値を低減す
ることは、同時に抵抗列１１での消費電力を増加させる
ため、半導体集積回路装置の信頼性を保つ面より、おの
ずと限界を持つこととなる。
換に要する時間（以下セットリング時間と記す。）は、
主として、抵抗列１１の抵抗値と、スイッチ列１２のス
イッチ閉時の抵抗値と、外部出力端１４に接続される負
荷容量（抵抗）、抵抗列１１．スイッチ列１２に付随す
る付随容量との時定数によシ決定される。従って、セラ
） １７７７時間を短縮するためには抵抗列１１の抵抗
値、スイッチ列１２の抵抗値及びその付随容量値を低減
することが、必要となる。しかしながら、半導体集積回
路装置中では、抵抗列１１の抵抗値及びスイッチ列１２
の抵抗値を低減するためには、その素子寸法ケ大きくす
る必要があシ、これは同時に、その付随容量を増加する
ため、セットリング時間を容易に短縮することはできな
いという欠点がある。又、抵抗列１１の抵抗値を低減す
ることは、同時に抵抗列１１での消費電力を増加させる
ため、半導体集積回路装置の信頼性を保つ面より、おの
ずと限界を持つこととなる。
セットリング時間短縮のため、従来のデジタル−アナロ
グ変換器の素子接続点における電位変化を調べた結果、
以下のことが判明した。
グ変換器の素子接続点における電位変化を調べた結果、
以下のことが判明した。
第４図に示す如く、抵抗列１１のスイッチ列１２によシ
選択された接続点、例えば接続点１１３の電位４１３及
び非選択の接続点、例えば接続点１１１ 、１１７の電
位４１１ ．４１７Ｆｉ、時刻ｔｌ（又１ｄｔｚ） に
おけるスイッチ列１２の開閉動作に対応していったん下
降（又は上昇）し、次いで外部出力端１４の電位４４が
安定値に達すると共に直流定常値に戻るという変化をし
ている。この電位変化４１．４１’、４１“、４２ 、
４２’、 ４２”は閉となるスイッチが変更されるに際
し、変更直前には抵抗列１１にのみ流れていた電流が、
選択されたスイッチを介して外部出力端１４に接続され
る負荷容量を充電（又は放電）するよう、抵抗列側と負
荷側とに分流されるために必然的に起こる現象ではある
が、実際の電位変化は集中定数で考えた時定数回路から
想像される変化量以上のものであった。これは複数個の
抵抗体１０１，１０２，１０３゜１０４．１０５，１０
６．１０７が半導体集積回路装置中に形成された抵抗体
であるため、容量成分を内在する分布定数回路として動
作しているためである。
選択された接続点、例えば接続点１１３の電位４１３及
び非選択の接続点、例えば接続点１１１ 、１１７の電
位４１１ ．４１７Ｆｉ、時刻ｔｌ（又１ｄｔｚ） に
おけるスイッチ列１２の開閉動作に対応していったん下
降（又は上昇）し、次いで外部出力端１４の電位４４が
安定値に達すると共に直流定常値に戻るという変化をし
ている。この電位変化４１．４１’、４１“、４２ 、
４２’、 ４２”は閉となるスイッチが変更されるに際
し、変更直前には抵抗列１１にのみ流れていた電流が、
選択されたスイッチを介して外部出力端１４に接続され
る負荷容量を充電（又は放電）するよう、抵抗列側と負
荷側とに分流されるために必然的に起こる現象ではある
が、実際の電位変化は集中定数で考えた時定数回路から
想像される変化量以上のものであった。これは複数個の
抵抗体１０１，１０２，１０３゜１０４．１０５，１０
６．１０７が半導体集積回路装置中に形成された抵抗体
であるため、容量成分を内在する分布定数回路として動
作しているためである。
従って、半導体集積回路装置中に形成された従来のデジ
タル−アナログ変換器では、電源端子１３から供給され
る電流によシ、抵抗列１１及びスイッチ列１２の抵抗を
介して外部出力端１４に接続される負荷容量、及び、抵
抗列ＩＪに付随する分布容量の両者を直流定常値にまで
充電する時定数、あるいは、その充電した電荷を放電す
る時定数により、セットリング時間が決まることとなる
。言い換えれば、従来のデジタル−アナログ変換器では
そのセラ） １７７７時間は、スイッチ列１２の開閉動
作に要する時間に加え、抵抗列１１の固有の時定数に起
因する遅延時間もその構成要素となっている。
タル−アナログ変換器では、電源端子１３から供給され
る電流によシ、抵抗列１１及びスイッチ列１２の抵抗を
介して外部出力端１４に接続される負荷容量、及び、抵
抗列ＩＪに付随する分布容量の両者を直流定常値にまで
充電する時定数、あるいは、その充電した電荷を放電す
る時定数により、セットリング時間が決まることとなる
。言い換えれば、従来のデジタル−アナログ変換器では
そのセラ） １７７７時間は、スイッチ列１２の開閉動
作に要する時間に加え、抵抗列１１の固有の時定数に起
因する遅延時間もその構成要素となっている。
本発明の目的は、従来のデジタル−アナログ変換器の抵
抗列１１の固有の時定数に起因する遅延時間を減少させ
、その結果として、セットリング時間を短縮することに
ある。
抗列１１の固有の時定数に起因する遅延時間を減少させ
、その結果として、セットリング時間を短縮することに
ある。
本発明のデジタル−アナログ変換器は、第一の抵抗群を
直列に接続し基準電位を印加される第一の抵抗列と、第
二の抵抗群を直列に接続した第二の抵抗列と、デジタル
入力信号に応じて前記第一の抵抗群の接続点の１つを選
択しその接続点の電位を出力端に導出する第一のスイッ
チ列と、前記デジタル入力信号の変化時点ごとにこの直
前の所定時間だけ前記第二の抵抗列に基準電位を印加す
る手段と、前記所定時間内に前記第二の抵抗群の接続点
をそれとほぼ等電位の前記第一の抵抗列の接続点に接続
する手段とを具備することを特徴とする。
直列に接続し基準電位を印加される第一の抵抗列と、第
二の抵抗群を直列に接続した第二の抵抗列と、デジタル
入力信号に応じて前記第一の抵抗群の接続点の１つを選
択しその接続点の電位を出力端に導出する第一のスイッ
チ列と、前記デジタル入力信号の変化時点ごとにこの直
前の所定時間だけ前記第二の抵抗列に基準電位を印加す
る手段と、前記所定時間内に前記第二の抵抗群の接続点
をそれとほぼ等電位の前記第一の抵抗列の接続点に接続
する手段とを具備することを特徴とする。
以下、本発明のデジタル−アナログ変換器につき、図面
を参照して詳細に説明する。第１図及び第２図は本発明
の抵抗ストリング方式のデジタル−アナログ変換器の実
施例につき、それぞれその構成及び動作のタイミングを
示すものである。
を参照して詳細に説明する。第１図及び第２図は本発明
の抵抗ストリング方式のデジタル−アナログ変換器の実
施例につき、それぞれその構成及び動作のタイミングを
示すものである。
第１図の実施例の変換器は、抵抗列１１．スイッチ列１
２、及び抵抗列１５．スイッチ列１６゜スイッチ１７．
パルス発生器１８によシ構成される。
２、及び抵抗列１５．スイッチ列１６゜スイッチ１７．
パルス発生器１８によシ構成される。
抵抗列１１は、基準電圧の与えられる電源端子１３と接
地電位との間に複数個の抵抗体１０１ 。
地電位との間に複数個の抵抗体１０１ 。
１０２．１０３，１０４，１０５，１０６，１０７が直
列接続されておシ、その接続点１１１，１１２，１１３
，１１４゜１１５．１１６．１１７よシ基準電圧を分圧
した出力電圧を取シ出すものである。
列接続されておシ、その接続点１１１，１１２，１１３
，１１４゜１１５．１１６．１１７よシ基準電圧を分圧
した出力電圧を取シ出すものである。
スイッチ列１２Ｈ、デジタル信号入力端１２１゜１２２
．１２３，１２４，１２５，１２６，１２７，１２８に
与えられたデジタル入力信号に応じて抵抗列１１の複数
個の接続点１１１，１１２，１１３，１１４，１１５，
１１６゜１１７の内の一つを選択し、その接続点と外部
出力端１４との結合を行なう。
．１２３，１２４，１２５，１２６，１２７，１２８に
与えられたデジタル入力信号に応じて抵抗列１１の複数
個の接続点１１１，１１２，１１３，１１４，１１５，
１１６゜１１７の内の一つを選択し、その接続点と外部
出力端１４との結合を行なう。
抵抗列１５は抵抗列１１と同様に複数個の抵抗体１５１
．１５２，１５３，１５４の直列接続によシ構成され、
基準電圧が与えられるｔＳ端子１３と接地電位との間に
挿入される。
．１５２，１５３，１５４の直列接続によシ構成され、
基準電圧が与えられるｔＳ端子１３と接地電位との間に
挿入される。
抵抗列１５の複数個の接続点１６１，１６２，１６３゜
１６４に発生する基準電圧の複数個の分圧電位は、抵抗
列１１の複数個の接続点１１１，１１２，１１３゜１１
４．１１５，１１６，１１７に発生する基準電圧の複数
個の分圧電位のそれぞれとほぼ同一となるように設定さ
れる。例えば、抵抗列１１は２Ｍ個（Ｍ：整数）の同一
抵抗値ＦＬｌの抵抗体１０１，１０２゜１０３．１０４
，１０５，１０６，１０７によ）構成され、基準電圧を
ＶＲＢＦとすると、抵抗列１１の接続点１１１．１１２
，１１３，１１４，１１５，１１６，１１７ Ｋ発の時
、抵抗列１５はＭ個の同−抵抗値比２の抵抗体１５１，
１５２，１５３，１５４によシ構成され、抵抗・ 列１
５の接続点１６１，１６２，１６３，１６４に発生列１
１の接続点１１２に発生する電位と、抵抗列１５の接続
点１６１に発生する電位とは同一になる。又、同様に、
同一の電位を発生する接続点の組は（Ｍ−１）個存在す
ることも、明らかである。
１６４に発生する基準電圧の複数個の分圧電位は、抵抗
列１１の複数個の接続点１１１，１１２，１１３゜１１
４．１１５，１１６，１１７に発生する基準電圧の複数
個の分圧電位のそれぞれとほぼ同一となるように設定さ
れる。例えば、抵抗列１１は２Ｍ個（Ｍ：整数）の同一
抵抗値ＦＬｌの抵抗体１０１，１０２゜１０３．１０４
，１０５，１０６，１０７によ）構成され、基準電圧を
ＶＲＢＦとすると、抵抗列１１の接続点１１１．１１２
，１１３，１１４，１１５，１１６，１１７ Ｋ発の時
、抵抗列１５はＭ個の同−抵抗値比２の抵抗体１５１，
１５２，１５３，１５４によシ構成され、抵抗・ 列１
５の接続点１６１，１６２，１６３，１６４に発生列１
１の接続点１１２に発生する電位と、抵抗列１５の接続
点１６１に発生する電位とは同一になる。又、同様に、
同一の電位を発生する接続点の組は（Ｍ−１）個存在す
ることも、明らかである。
尚、便宜上抵抗列１１を２Ｍ個の同−抵抗値比ｌの抵抗
体の直列接続とし、抵抗列１５’ｋＭ個の同−抵抗値比
２の抵抗体の直列接続として説明を行なったが、抵抗列
１５の接続点１６１，１６２，１６３゜１６４に発生す
る分圧電位を抵抗列１１の接続点１１１．１１２，１１
３，１１４，１１５，１１６，１１７に発生する分圧電
位のいくつかとほぼ同一に、精度上からは±１Ｌ８Ｂ（
＝士へ・ＶＲＢＦ ） 程度以内にすることが必要な
ことであシ、必ずしも同一抵抗値の抵抗体を用いる必要
もなく、又、上述の個数比を用いる必要のないことも明
らかである。
体の直列接続とし、抵抗列１５’ｋＭ個の同−抵抗値比
２の抵抗体の直列接続として説明を行なったが、抵抗列
１５の接続点１６１，１６２，１６３゜１６４に発生す
る分圧電位を抵抗列１１の接続点１１１．１１２，１１
３，１１４，１１５，１１６，１１７に発生する分圧電
位のいくつかとほぼ同一に、精度上からは±１Ｌ８Ｂ（
＝士へ・ＶＲＢＦ ） 程度以内にすることが必要な
ことであシ、必ずしも同一抵抗値の抵抗体を用いる必要
もなく、又、上述の個数比を用いる必要のないことも明
らかである。
スイッチ列１６は抵抗列１５を抵抗列１１に並列接続す
るためのものであシ、はぼ同一の分圧電位を発生する抵
抗列１５の接続点１６１ と抵抗列１１の接続点１１２
を含む前述の（Ｍ−１）個の組の結合を行なう。
るためのものであシ、はぼ同一の分圧電位を発生する抵
抗列１５の接続点１６１ と抵抗列１１の接続点１１２
を含む前述の（Ｍ−１）個の組の結合を行なう。
スイッチ１７は、抵抗列１５と接地電位との間（あるい
は、抵抗列１５とｔ源端子１３との間）に挿入され、抵
抗列１５に供給される電流の遮断及び導通を行なう。
は、抵抗列１５とｔ源端子１３との間）に挿入され、抵
抗列１５に供給される電流の遮断及び導通を行なう。
パルス発生器１８１ｔスイッチ列１６及びスイッチ１７
の開閉を行なうための制御パルスを発生するもので、デ
ジタル入力信号あるいは回路内の他の同期信号等により
パルスの発生を行なう。
の開閉を行なうための制御パルスを発生するもので、デ
ジタル入力信号あるいは回路内の他の同期信号等により
パルスの発生を行なう。
次ニ、本実施例のデジタル−アナログ変換器につき、第
２図の動作タイミング図を用いてその動作を説明すん抵
抗列１１及びスイッチ列１２は複数個の接続点１１１，
１１２，１１３，１１４，１１５，１１６゜１１７よル
、デジタル入力信号２１．２１’に応じて選択された基
準電圧の分圧電位をスイッチ列１２を介して外部出力端
１４に導出する。
２図の動作タイミング図を用いてその動作を説明すん抵
抗列１１及びスイッチ列１２は複数個の接続点１１１，
１１２，１１３，１１４，１１５，１１６゜１１７よル
、デジタル入力信号２１．２１’に応じて選択された基
準電圧の分圧電位をスイッチ列１２を介して外部出力端
１４に導出する。
デジタル入力信号２１．２１’に応じてパルス発生器１
８よりそれぞれスイッチ列１６及びスイッチ１７を開閉
する制御パルス２２．２３が発せられる。この制御パル
ス２２．２３の発生には、例えばデジタル入力信号２１
．２１’を導入するため等に使用される同期信号２４が
利用される。スイッチ１７を閉じる制御パルス２３は、
スイッチ列１６を閉じる制御パルス２２先行して与えら
れることが、外部出力端１４における出力信号２５の不
必要なゆらぎを発生しない為に、望ましい。又、同じ理
由で、スイッチ列１６を閉じる制御パルス２２は、スイ
ッチ列１２に与えられるデジタル入力信号２２．２２’
の変更時に先行して与えられることが望ましい。
８よりそれぞれスイッチ列１６及びスイッチ１７を開閉
する制御パルス２２．２３が発せられる。この制御パル
ス２２．２３の発生には、例えばデジタル入力信号２１
．２１’を導入するため等に使用される同期信号２４が
利用される。スイッチ１７を閉じる制御パルス２３は、
スイッチ列１６を閉じる制御パルス２２先行して与えら
れることが、外部出力端１４における出力信号２５の不
必要なゆらぎを発生しない為に、望ましい。又、同じ理
由で、スイッチ列１６を閉じる制御パルス２２は、スイ
ッチ列１２に与えられるデジタル入力信号２２．２２’
の変更時に先行して与えられることが望ましい。
スイッチ列１６及びスイッチ１７が閉じることにより、
抵抗列１５はスイッチ列１６を介して抵抗列１１に並列
接続される。従って、並列接続時にはストリング抵抗は
抵抗列１】の抵抗値と、抵抗列１５との合成による抵抗
値を呈することとなり、前述の例では、抵抗列１１のみ
の場合のストリング抵抗が２ＭＲ１となるのに対し、並
列接続時にはストリング抵抗は２Ｍ几ｔ／Ｍ几２＝２Ｍ
几ｌ凡２／（２几１＋８２）に低減される。この結果、
定常状態におけるストリング抵抗を流れる直流電流は、
並列接続時には、ＶＲＥＦ／２Ｍ几ｌから（■旺Ｆ／２
ＭＲｔ ） ＋ （ＶＴＬＦ、ｐ／Ｍ几２）に増加する
こととなる０よって、スイッチ列１２ｔ−介して負荷に
供給される電流をｌＬとすれば、スイッチ列１２の開閉
動作時におけるストリング抵抗中に流れる電流は並列接
続時には（■ＲＥＦ／ ２ＭＲ１） Ｉ Ｌから（Ｖ
ＲＥＦ／２ ＭＲＩ ） ＋ （ＶＲＥＦ／ＭＲ２）
−ＩＬ Ｋ増加することとなシ、負荷側へ分流される電
流の比率を小さくすることができる。
抵抗列１５はスイッチ列１６を介して抵抗列１１に並列
接続される。従って、並列接続時にはストリング抵抗は
抵抗列１】の抵抗値と、抵抗列１５との合成による抵抗
値を呈することとなり、前述の例では、抵抗列１１のみ
の場合のストリング抵抗が２ＭＲ１となるのに対し、並
列接続時にはストリング抵抗は２Ｍ几ｔ／Ｍ几２＝２Ｍ
几ｌ凡２／（２几１＋８２）に低減される。この結果、
定常状態におけるストリング抵抗を流れる直流電流は、
並列接続時には、ＶＲＥＦ／２Ｍ几ｌから（■旺Ｆ／２
ＭＲｔ ） ＋ （ＶＴＬＦ、ｐ／Ｍ几２）に増加する
こととなる０よって、スイッチ列１２ｔ−介して負荷に
供給される電流をｌＬとすれば、スイッチ列１２の開閉
動作時におけるストリング抵抗中に流れる電流は並列接
続時には（■ＲＥＦ／ ２ＭＲ１） Ｉ Ｌから（Ｖ
ＲＥＦ／２ ＭＲＩ ） ＋ （ＶＲＥＦ／ＭＲ２）
−ＩＬ Ｋ増加することとなシ、負荷側へ分流される電
流の比率を小さくすることができる。
従って、ス） ＩＪソング抗を流れる電流値のスイッチ
列１２の開閉動作時における変化を小さくし、接続点Ｉ
１１．１１２，１１３，１１４，１１５，１１６，１１
７における電位変化（第４図の４１．４１’、４１“。
列１２の開閉動作時における変化を小さくし、接続点Ｉ
１１．１１２，１１３，１１４，１１５，１１６，１１
７における電位変化（第４図の４１．４１’、４１“。
４２．４２’、４２“に対応）を小さく抑えることがで
きる。この結果として、ストリング抵抗自身に起因する
遅延時間を短縮しかつ、セットリング時間の短縮が可能
となる。
きる。この結果として、ストリング抵抗自身に起因する
遅延時間を短縮しかつ、セットリング時間の短縮が可能
となる。
スイッチ列１６及びスイッチ１７を閉じるための制御パ
ルス２２．２３のパルス＠は最大限セットリング時間だ
けあればよいことは明白であるが、実質的には、接続端
１１１，１１２，１１３，１１４，１１５゜１１６、．
１１７における電位変化を小さく抑えることのみを目的
とするため、セットリング時間の１もあれは十分である
。
ルス２２．２３のパルス＠は最大限セットリング時間だ
けあればよいことは明白であるが、実質的には、接続端
１１１，１１２，１１３，１１４，１１５゜１１６、．
１１７における電位変化を小さく抑えることのみを目的
とするため、セットリング時間の１もあれは十分である
。
このパルス幅を不必要に長くすることは、従来例におけ
る抵抗列１１の抵抗値を単純に小さくすることと同様に
消費電力の増加を招くこととなシ、又、ス） ＩＪソン
グ抗が、抵抗列１１と抵抗列１５とスイッチ１７との合
成により構成されるため、三者の直並列接続状態での精
度を考慮する必要を生じ、設計が困難となる。従って、
制御パルス２２、２３ノパルス幅は、セットリング時間
よυも短いものとし、制御パルス２２．２３によりスイ
ッチ列１６及びスイッチ１７を開いた後は、抵抗列１１
の出力電位のみにより外部出力端１４におけるアナログ
出力電位の決定、及び保持を行なう。
る抵抗列１１の抵抗値を単純に小さくすることと同様に
消費電力の増加を招くこととなシ、又、ス） ＩＪソン
グ抗が、抵抗列１１と抵抗列１５とスイッチ１７との合
成により構成されるため、三者の直並列接続状態での精
度を考慮する必要を生じ、設計が困難となる。従って、
制御パルス２２、２３ノパルス幅は、セットリング時間
よυも短いものとし、制御パルス２２．２３によりスイ
ッチ列１６及びスイッチ１７を開いた後は、抵抗列１１
の出力電位のみにより外部出力端１４におけるアナログ
出力電位の決定、及び保持を行なう。
以上説明したように本発明は、アナログ出力電圧の変化
時のみ、ス） ＩＪソング抗の値を一時的に小さくする
ことにより、セットリング時間を短縮できるという効果
がある。
時のみ、ス） ＩＪソング抗の値を一時的に小さくする
ことにより、セットリング時間を短縮できるという効果
がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を示すタイミング図、第３図は従来例のブロッ
ク図、第４図は第３図の動作を示すタイミング図である
。 １１・・・・・・抵抗列、１２・・・・・・スイッチ列
、１３・・・・・・電源端子、１４・・・・・・外部出
力端、１５・・・・・・抵抗列、１６・・・・・・スイ
ッチ列、１７・・・・・・スイッチ、】８・・・・・・
パルス発生器、１０１，１０２，１０３，１０４ 。 １０５．１０６，１０７，１５１，１５２，１５３，１
５４・・・・・・抵抗体、１１１，１１２，１１３，１
１４，１１５，１１６ 。 １１７・・・・・・接続点、１２１，１２２，１２３，
１２４，１２５゜１２６．１２７，１２８・−・・・・
デジタル信号入力端、１６１゜１６２．１６３，１６４
・・・・・・接続点、２１ 、２１’・・・・・・デジ
タル入力信号、２２．２３・・・・・・制御パルス、２
４・・・・−同期信号、２５・・・・・・出力信号。 代理人 弁理士 内 原 晋 −〈 慾２囚 ＄４ｍ
図の動作を示すタイミング図、第３図は従来例のブロッ
ク図、第４図は第３図の動作を示すタイミング図である
。 １１・・・・・・抵抗列、１２・・・・・・スイッチ列
、１３・・・・・・電源端子、１４・・・・・・外部出
力端、１５・・・・・・抵抗列、１６・・・・・・スイ
ッチ列、１７・・・・・・スイッチ、】８・・・・・・
パルス発生器、１０１，１０２，１０３，１０４ 。 １０５．１０６，１０７，１５１，１５２，１５３，１
５４・・・・・・抵抗体、１１１，１１２，１１３，１
１４，１１５，１１６ 。 １１７・・・・・・接続点、１２１，１２２，１２３，
１２４，１２５゜１２６．１２７，１２８・−・・・・
デジタル信号入力端、１６１゜１６２．１６３，１６４
・・・・・・接続点、２１ 、２１’・・・・・・デジ
タル入力信号、２２．２３・・・・・・制御パルス、２
４・・・・−同期信号、２５・・・・・・出力信号。 代理人 弁理士 内 原 晋 −〈 慾２囚 ＄４ｍ
Claims (1)
- 第一の抵抗群を直列に接続し基準電位を印加される第一
の抵抗列と、第二の抵抗群を直列に接続した第二の抵抗
列と、デジタル入力信号に応じて前記第一の抵抗群の接
続点の１つを選択しその接続点の電位を出力端に導出す
る第一のスイッチ列と、前記デジタル入力信号の変化時
点ごとにこの直前の所定時間だけ前記第二の抵抗列に基
準電位を印加する手段と、前記所定時間内に前記第二の
抵抗群の接続点をそれとほぼ等電位の前記第一の抵抗列
の接続点に接続する手段とを具備することを特徴とする
デジタル−アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17060685A JPS6231224A (ja) | 1985-08-01 | 1985-08-01 | デジタル−アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17060685A JPS6231224A (ja) | 1985-08-01 | 1985-08-01 | デジタル−アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231224A true JPS6231224A (ja) | 1987-02-10 |
Family
ID=15907967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17060685A Pending JPS6231224A (ja) | 1985-08-01 | 1985-08-01 | デジタル−アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231224A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0332245U (ja) * | 1989-08-07 | 1991-03-28 | ||
| JPH0332244U (ja) * | 1989-08-07 | 1991-03-28 | ||
| JPH0332243U (ja) * | 1989-08-07 | 1991-03-28 | ||
| JPH04123240U (ja) * | 1991-04-12 | 1992-11-06 | 大同特殊鋼株式会社 | 精錬炉の傾動支持装置 |
-
1985
- 1985-08-01 JP JP17060685A patent/JPS6231224A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0332245U (ja) * | 1989-08-07 | 1991-03-28 | ||
| JPH0332244U (ja) * | 1989-08-07 | 1991-03-28 | ||
| JPH0332243U (ja) * | 1989-08-07 | 1991-03-28 | ||
| JPH04123240U (ja) * | 1991-04-12 | 1992-11-06 | 大同特殊鋼株式会社 | 精錬炉の傾動支持装置 |
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