JPS5848461A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS5848461A
JPS5848461A JP56146752A JP14675281A JPS5848461A JP S5848461 A JPS5848461 A JP S5848461A JP 56146752 A JP56146752 A JP 56146752A JP 14675281 A JP14675281 A JP 14675281A JP S5848461 A JPS5848461 A JP S5848461A
Authority
JP
Japan
Prior art keywords
layer
collector
voltage
terminal
transistor
Prior art date
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Pending
Application number
JP56146752A
Other languages
English (en)
Inventor
Shunji Miura
俊二 三浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Fuji Electric Manufacturing Co Ltd
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Filing date
Publication date
Application filed by Fuji Electric Co Ltd, Fuji Electric Manufacturing Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP56146752A priority Critical patent/JPS5848461A/ja
Publication of JPS5848461A publication Critical patent/JPS5848461A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)
  • Thyristors (AREA)
  • Light Receiving Elements (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明祉交互に異なる導電形を有する3層以上の連続し
た層を有し、電気または光信号によって主電流が制御□
される半導体装置に関する。
このような半導体装置としてはトランジスタ、サイリス
タあるいは光トランジスタ、光サイリスタがあるが、こ
れ゛らの半導体装置の感度を高くする場合、すなわち電
流増幅率を大きくする場合は、ベース層、サイリスタに
おいてはゲートに接続されるか光が入射遅れるベース層
、を非常に薄くする必豐がある。そのためにトランジス
タのエミッタ・コレクタ間耐電圧およびサイリスタのカ
ソード・アノード間耐電圧が低下するので、これらの半
導体装置の高感度化と高耐圧化の双方の達成は困難であ
った。例えば第1図に示す光トランジスタにおいては、
電流増幅率を大きくするためにはn形シリコン基板1の
中のpベース層2の不純物濃喧を低くすることと、厚さ
を薄くすることが必−賛である。しかしpベース層2と
nコレクタ層3の間のpn接合が印加電圧により逆バイ
アス状態になると、空乏層がベース層2に広がるが、ベ
ース層2の不純物濃度を低〜く、厚さを薄くすると低い
電圧で空乏層がベース層全体に広がシ、パンチスルー現
象を起すため耐電圧が低くなる。また第2図に示す光サ
イリスタ♂tシリコン基板4にpエミッタ層5およびp
ベース層6、さらにその中にnエミツタ層7が設けられ
ているが、これはpエミッタ漸5、基板のま\残された
nペース層8およびpベース層6からなるpnp)ラン
ジスタと、nベース層8、pベース層6およびnエミッ
タ層7からなるnpn)ランジスタの組み合せられたも
のと考えられる。この両トランジスタ部のうち電流増幅
率の大きいのはnpn)ランジスタの方であり、サイリ
スタの悪質を上けるためにはこのnpnトランジスタの
電流増幅率をよシ大きくしなければならず、pベース層
6を薄くすると、順電圧印加の際逆バイアスされるpベ
ース層6とnベース層8の間のpn接合の漏れ電流によ
り導通するようになるため、順方向耐電圧が極端に低下
する。
本発明の目的は半導体素体内に交互に異なる導電形を有
する3層以上の連続した層を有し、電気または光信号に
よシ主電流が制御される半導体装置の高感度化と同時に
高耐圧化を図ることにある。
この目的は本発明によれば連続した3層の構成するトラ
ンジスタ部のうち最も電流増幅率の高いもののコレクタ
層内にベース層と同−導電形で一部が半導体素体表面に
露出する網目状の層が埋込まれることによって達成され
る。
本発明はそのようなトランジスタ部のコレクタ層とベー
ス層の間のpn接合が逆バイアス状態にあるとき、埋込
層とコレクタ層の間のpn接合を逆バイアス状態にして
埋込層周辺に形成される空乏層によってコレクタ層をし
ゃ断し、コレクタ層とベース層の間の逆電圧がより高く
なることを阻止して、^感度化のために最大の電流増幅
率を有するトランジスタ部のベース層を薄くしてもエミ
ッタ、コレクタ間の高い電圧に耐えるようにするもので
ある。
以下図を引用して本発明の実施例について説明する。第
3図は本発明に基づく光トランジスタで第1図について
説明した通常の光トランジスタのれコレクタ層3の中に
これと反対の導電形、すなわちp形の不純物層11がp
ベース層2に接近して網目状に埋込まれているが、コレ
クタ層3を完全には分離していない。この埋込JIi1
1の端子12とエミツタ層9の端子13t−短絡した場
合の動作について述べると、トランジスタのニオツタ端
子13とコレクタ端子140間にコレクタ側を正とした
亀、圧を印加した場合、コレクタ層3内のp形細込層1
1とn形コレクタ鳩3の間のpn接合は逆バイアス状態
にあり、印加電圧が低い間は埋込層11の周辺に広がる
空乏層によりコレクタ層3は完全にしゃ断されることは
なく、一般の光トランジスタと同様ペース層2に入射す
る光によって導通が可能となる。エミッタ端子13とコ
レクタ端子140間の印加電圧がさらに高くなると、埋
込層11の周辺の空乏層はコレクタ層3の中に大きく広
がるようになシ、あたかも埋込層11は接合形電界効果
トランジスタのゲート層のように働き、コレクタ層3が
しゃ断された状態となってキャリヤの通過が不可能とな
る。従ってこれ以上の印加電圧轄埋込層11とコレクタ
層3の間のpn接合によって保持されることになるので
、ベース層2をはさんだエミツタ層9とコレクタ層30
間の耐電圧は埋込層11の周辺の空乏層がコレクタ層3
をしゃ断するまでの高さがあればよい。それ故埋込層1
1とコレクタ層30間のアバランシ降伏電圧を高くする
ことにより、ベース層2の厚さを薄くしても、トランジ
スタのエミッタ・コレクタ間耐圧を高くすることが可能
になる。仁のような光トランジスタが埋込層11の周り
の空乏層によ抄しゃ断された状態にあっても、光を照射
すればベース層2に生成されるキャリヤによりエミツタ
層9、ベース層2、およびベース層側のコレクタwI3
が短絡状態となり、あたかも電界効果トランジスタのソ
ース、ゲート間を短絡したと同様に光トランジスタのエ
ミッタ、コレクタ間に定電流効果に従って重、流が流れ
、光トランジスタは導通するようになる。
第2図の構造のトランジスタのベース層2にベース端子
15を接続することによ)、電流制御の高耐圧、高感(
資)トランジスタとしても使用できる。
このようなトランジスタの製造工程を第4図((転)〜
(Glに示す。第4図((転)に示す1層21と11′
″層22から成るシリコン基板のn″″Jilli22
に第4図(B)に示すように拡散法などにより網目状の
p+層11を形成する。次に第4図tQのようにn−階
22のp+層1−1の形成された表面上に、エピタキシ
ャル法などによりn″″層23を槙階する。さらに菖4
図(D)のように埋込Nll11の一部に連結するよう
なp+層24をn″″層230表面から拡散法などによ
多形成する。つづいてn”fi21、n一層22および
n一層23からなるコレクタ層3の中に第4図(匂に示
すようにp形ベース層2を、さらにその中に第4図(F
)に示すようにn形エミッタNI9を同じく拡散法など
により形成する。最後に第4図(G)に示すようにアル
ミニウムなどの金属によりコレクタ層3、エミツタ層9
および埋込層11にそれぞれ電極な被着し、コレクタ端
子14、エミッタ端子13および埋込層端子12を接続
する。電流制御トランジスタにおいて社ペース層2にペ
ース端子15を接続する。
以上はnpn形トランジスタについて述べたが、pnp
形トランジスタにおいても第S図のような構造にするこ
とによシ同様の効果を出すことが可能である。
次に第6図および第7図に関し、本発明による高耐圧、
高感度のサイリスタについて説明する。
第6図はpnpn構造で難エミッタ層70例から光が照
射される光サイリスタまたはpベース層6にゲート端子
31が接続された電気制御サイリスタのnベース層8に
p形埋込層32が設けられている。このサイリスタのア
ノード端子33とカソード端子34にアノード側を正と
した動方向電圧が印加されたときに逆バイアス状態にな
るpベース層6をnペースN18の間のpn接合が高い
順方向電圧の際にも副えるようにすることは、埋込層3
2の端子35をカソード端子34に短絡することによっ
て第3図のnpn)ランジスタの場合と同一のJjAm
により達成できる。すなわちp形埋込鳩32とnペース
層8の間のpn接合か逆バイアスされるように接続し、
nペースNl1B中の空乏層の広がりを制御してnペー
ス層をしゃ断することにより、pベース層6とnペース
NI8の間のpn接合に^い逆電圧が印加されることが
なく、このpn接合の礒れ電流によりサイリスタが導通
しないようにすることが可U〔で、順方向耐電圧は埋込
層32とnペース層8の間のpn接合のアバランシ電圧
まで上昇させることができる。従ってpベース層6を薄
くしてサイリスタの高感度化を図つても高耐圧にするこ
とができる。そしてこの場合も、埋込層32の周辺に空
乏層が広がりnペース層8がしゃ断されている順方向電
圧印加状態においてもカソード側からの光の入射また社
ゲート端子31からのゲート電流によl)nエミッタF
@7、pベース層6およびpベース層に接するnペース
層8の間が短絡状態になると、電界効果トランジスタに
おけるソース、ゲート間の短絡状態と同様に空乏層に隙
間が生じて導通状態になり、サイリスタのアノード、カ
ソード関を導通させることができる。さらにこのような
サイリスタにおいては1、順方向耐圧の温(資)特性も
改善され慝。一般に高感(資)サイリスタそは温度上昇
によシ多数発生する少数キャリヤのもれ電流によってサ
イリスタが導通して耐圧が低下する現象があるが、本発
明による構造においては特に耐圧低下の原因になるnペ
ース層8の発生少数キャリアが埋込層32を通じてカソ
ード側に引き込まれるため、温度による影響が少くなる
からである。
第7図はnペース層にゲートが設けられるかまたはpエ
ミッタ層側から光が照射されるnpnp構造のサイリス
タに本発明を適用した場合で、同様に高耐圧、高感度の
サイリスタを得ることができる。
本発明はさらにトライアックのような5階以上の半導体
装置にも適用できる。また埋込層のバイアス条件を変え
ることにより主電流の導通条件を制御することもでき、
AND回路としても使用できる。
上述のように本発明はトランジスタあるいは多層素子の
最も電流増幅率の大きいトランジスタ部のコレクタ層に
異なる導電形の埋込I@を形成し、コレクタ層との間の
pn接合を逆バイアスして空乏層の広がりを制御し、ベ
ース層をコレクタ層の間のpni合に高い逆電圧が印加
されないようにすることによって高感度化のためにベー
ス層を薄くしても高耐圧が得られるようにしたものであ
って、電気または光制御の高感度トランジスタ、高感′
莢すイリスタの高耐圧化を容易にするものである。
【図面の簡単な説明】
第1図は従来め光トランジスタ、第2図は従来の光サイ
リスタの構造を示す断面図、第3図は本発明に基づ< 
npn)ランジスタの一実施例の構造を示す断面図、第
4図(A)〜(Qはその製造工程を示す断面図、第5図
はpnp)ランージスタにおける本発明の一実施例の構
造を示す断面図、第6図、97図はそれぞれサイリスタ
における本発明の異なる実施例を示す断面図である。 2・・・べ−,1層、3・・・コレクタ層、6・・・p
ベース層、8・・・nベース層、11,32・・・埋込
層。 才1図 才2図 才3(!1 ′24図 25図 26図 −77図

Claims (1)

    【特許請求の範囲】
  1. 1)半導体素体内に交互に異なる導電形を有する3層以
    上の連続した層を有し、電気または光信号によって主電
    流が制御される本のにおいて、連続した3層の構成する
    トランジスタ部のうち最も電流増幅率の高いもののコレ
    クタ層内にベース層と同一導電形で一部が半導体素体に
    露出する埋込層が設けられたことを特徴とする半導体装
    置。
JP56146752A 1981-09-17 1981-09-17 半導体装置 Pending JPS5848461A (ja)

Priority Applications (1)

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JP56146752A JPS5848461A (ja) 1981-09-17 1981-09-17 半導体装置

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JP56146752A JPS5848461A (ja) 1981-09-17 1981-09-17 半導体装置

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JPS5848461A true JPS5848461A (ja) 1983-03-22

Family

ID=15414779

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JP56146752A Pending JPS5848461A (ja) 1981-09-17 1981-09-17 半導体装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10206133C1 (de) * 2002-02-14 2003-09-25 Infineon Technologies Ag Vertikaler Bipolartransistor mit innewohnendem Junction-Feldeffekttransistor (J-FET)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10206133C1 (de) * 2002-02-14 2003-09-25 Infineon Technologies Ag Vertikaler Bipolartransistor mit innewohnendem Junction-Feldeffekttransistor (J-FET)
US6894367B2 (en) 2002-02-14 2005-05-17 Infineon Technologies Ag Vertical bipolar transistor

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