JPS5848461A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5848461A JPS5848461A JP56146752A JP14675281A JPS5848461A JP S5848461 A JPS5848461 A JP S5848461A JP 56146752 A JP56146752 A JP 56146752A JP 14675281 A JP14675281 A JP 14675281A JP S5848461 A JPS5848461 A JP S5848461A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明祉交互に異なる導電形を有する３層以上の連続し
た層を有し、電気または光信号によって主電流が制御□
される半導体装置に関する。
た層を有し、電気または光信号によって主電流が制御□
される半導体装置に関する。
このような半導体装置としてはトランジスタ、サイリス
タあるいは光トランジスタ、光サイリスタがあるが、こ
れ゛らの半導体装置の感度を高くする場合、すなわち電
流増幅率を大きくする場合は、ベース層、サイリスタに
おいてはゲートに接続されるか光が入射遅れるベース層
、を非常に薄くする必豐がある。そのためにトランジス
タのエミッタ・コレクタ間耐電圧およびサイリスタのカ
ソード・アノード間耐電圧が低下するので、これらの半
導体装置の高感度化と高耐圧化の双方の達成は困難であ
った。例えば第１図に示す光トランジスタにおいては、
電流増幅率を大きくするためにはｎ形シリコン基板１の
中のｐベース層２の不純物濃喧を低くすることと、厚さ
を薄くすることが必−賛である。しかしｐベース層２と
ｎコレクタ層３の間のｐｎ接合が印加電圧により逆バイ
アス状態になると、空乏層がベース層２に広がるが、ベ
ース層２の不純物濃度を低〜く、厚さを薄くすると低い
電圧で空乏層がベース層全体に広がシ、パンチスルー現
象を起すため耐電圧が低くなる。また第２図に示す光サ
イリスタ♂ｔシリコン基板４にｐエミッタ層５およびｐ
ベース層６、さらにその中にｎエミツタ層７が設けられ
ているが、これはｐエミッタ漸５、基板のま＼残された
ｎペース層８およびｐベース層６からなるｐｎｐ）ラン
ジスタと、ｎベース層８、ｐベース層６およびｎエミッ
タ層７からなるｎｐｎ）ランジスタの組み合せられたも
のと考えられる。この両トランジスタ部のうち電流増幅
率の大きいのはｎｐｎ）ランジスタの方であり、サイリ
スタの悪質を上けるためにはこのｎｐｎトランジスタの
電流増幅率をよシ大きくしなければならず、ｐベース層
６を薄くすると、順電圧印加の際逆バイアスされるｐベ
ース層６とｎベース層８の間のｐｎ接合の漏れ電流によ
り導通するようになるため、順方向耐電圧が極端に低下
する。
タあるいは光トランジスタ、光サイリスタがあるが、こ
れ゛らの半導体装置の感度を高くする場合、すなわち電
流増幅率を大きくする場合は、ベース層、サイリスタに
おいてはゲートに接続されるか光が入射遅れるベース層
、を非常に薄くする必豐がある。そのためにトランジス
タのエミッタ・コレクタ間耐電圧およびサイリスタのカ
ソード・アノード間耐電圧が低下するので、これらの半
導体装置の高感度化と高耐圧化の双方の達成は困難であ
った。例えば第１図に示す光トランジスタにおいては、
電流増幅率を大きくするためにはｎ形シリコン基板１の
中のｐベース層２の不純物濃喧を低くすることと、厚さ
を薄くすることが必−賛である。しかしｐベース層２と
ｎコレクタ層３の間のｐｎ接合が印加電圧により逆バイ
アス状態になると、空乏層がベース層２に広がるが、ベ
ース層２の不純物濃度を低〜く、厚さを薄くすると低い
電圧で空乏層がベース層全体に広がシ、パンチスルー現
象を起すため耐電圧が低くなる。また第２図に示す光サ
イリスタ♂ｔシリコン基板４にｐエミッタ層５およびｐ
ベース層６、さらにその中にｎエミツタ層７が設けられ
ているが、これはｐエミッタ漸５、基板のま＼残された
ｎペース層８およびｐベース層６からなるｐｎｐ）ラン
ジスタと、ｎベース層８、ｐベース層６およびｎエミッ
タ層７からなるｎｐｎ）ランジスタの組み合せられたも
のと考えられる。この両トランジスタ部のうち電流増幅
率の大きいのはｎｐｎ）ランジスタの方であり、サイリ
スタの悪質を上けるためにはこのｎｐｎトランジスタの
電流増幅率をよシ大きくしなければならず、ｐベース層
６を薄くすると、順電圧印加の際逆バイアスされるｐベ
ース層６とｎベース層８の間のｐｎ接合の漏れ電流によ
り導通するようになるため、順方向耐電圧が極端に低下
する。
本発明の目的は半導体素体内に交互に異なる導電形を有
する３層以上の連続した層を有し、電気または光信号に
よシ主電流が制御される半導体装置の高感度化と同時に
高耐圧化を図ることにある。
する３層以上の連続した層を有し、電気または光信号に
よシ主電流が制御される半導体装置の高感度化と同時に
高耐圧化を図ることにある。
この目的は本発明によれば連続した３層の構成するトラ
ンジスタ部のうち最も電流増幅率の高いもののコレクタ
層内にベース層と同−導電形で一部が半導体素体表面に
露出する網目状の層が埋込まれることによって達成され
る。
ンジスタ部のうち最も電流増幅率の高いもののコレクタ
層内にベース層と同−導電形で一部が半導体素体表面に
露出する網目状の層が埋込まれることによって達成され
る。
本発明はそのようなトランジスタ部のコレクタ層とベー
ス層の間のｐｎ接合が逆バイアス状態にあるとき、埋込
層とコレクタ層の間のｐｎ接合を逆バイアス状態にして
埋込層周辺に形成される空乏層によってコレクタ層をし
ゃ断し、コレクタ層とベース層の間の逆電圧がより高く
なることを阻止して、＾感度化のために最大の電流増幅
率を有するトランジスタ部のベース層を薄くしてもエミ
ッタ、コレクタ間の高い電圧に耐えるようにするもので
ある。
ス層の間のｐｎ接合が逆バイアス状態にあるとき、埋込
層とコレクタ層の間のｐｎ接合を逆バイアス状態にして
埋込層周辺に形成される空乏層によってコレクタ層をし
ゃ断し、コレクタ層とベース層の間の逆電圧がより高く
なることを阻止して、＾感度化のために最大の電流増幅
率を有するトランジスタ部のベース層を薄くしてもエミ
ッタ、コレクタ間の高い電圧に耐えるようにするもので
ある。
以下図を引用して本発明の実施例について説明する。第
３図は本発明に基づく光トランジスタで第１図について
説明した通常の光トランジスタのれコレクタ層３の中に
これと反対の導電形、すなわちｐ形の不純物層１１がｐ
ベース層２に接近して網目状に埋込まれているが、コレ
クタ層３を完全には分離していない。この埋込ＪＩｉ１
１の端子１２とエミツタ層９の端子１３ｔ−短絡した場
合の動作について述べると、トランジスタのニオツタ端
子１３とコレクタ端子１４０間にコレクタ側を正とした
亀、圧を印加した場合、コレクタ層３内のｐ形細込層１
１とｎ形コレクタ鳩３の間のｐｎ接合は逆バイアス状態
にあり、印加電圧が低い間は埋込層１１の周辺に広がる
空乏層によりコレクタ層３は完全にしゃ断されることは
なく、一般の光トランジスタと同様ペース層２に入射す
る光によって導通が可能となる。エミッタ端子１３とコ
レクタ端子１４０間の印加電圧がさらに高くなると、埋
込層１１の周辺の空乏層はコレクタ層３の中に大きく広
がるようになシ、あたかも埋込層１１は接合形電界効果
トランジスタのゲート層のように働き、コレクタ層３が
しゃ断された状態となってキャリヤの通過が不可能とな
る。従ってこれ以上の印加電圧轄埋込層１１とコレクタ
層３の間のｐｎ接合によって保持されることになるので
、ベース層２をはさんだエミツタ層９とコレクタ層３０
間の耐電圧は埋込層１１の周辺の空乏層がコレクタ層３
をしゃ断するまでの高さがあればよい。それ故埋込層１
１とコレクタ層３０間のアバランシ降伏電圧を高くする
ことにより、ベース層２の厚さを薄くしても、トランジ
スタのエミッタ・コレクタ間耐圧を高くすることが可能
になる。仁のような光トランジスタが埋込層１１の周り
の空乏層によ抄しゃ断された状態にあっても、光を照射
すればベース層２に生成されるキャリヤによりエミツタ
層９、ベース層２、およびベース層側のコレクタｗＩ３
が短絡状態となり、あたかも電界効果トランジスタのソ
ース、ゲート間を短絡したと同様に光トランジスタのエ
ミッタ、コレクタ間に定電流効果に従って重、流が流れ
、光トランジスタは導通するようになる。
３図は本発明に基づく光トランジスタで第１図について
説明した通常の光トランジスタのれコレクタ層３の中に
これと反対の導電形、すなわちｐ形の不純物層１１がｐ
ベース層２に接近して網目状に埋込まれているが、コレ
クタ層３を完全には分離していない。この埋込ＪＩｉ１
１の端子１２とエミツタ層９の端子１３ｔ−短絡した場
合の動作について述べると、トランジスタのニオツタ端
子１３とコレクタ端子１４０間にコレクタ側を正とした
亀、圧を印加した場合、コレクタ層３内のｐ形細込層１
１とｎ形コレクタ鳩３の間のｐｎ接合は逆バイアス状態
にあり、印加電圧が低い間は埋込層１１の周辺に広がる
空乏層によりコレクタ層３は完全にしゃ断されることは
なく、一般の光トランジスタと同様ペース層２に入射す
る光によって導通が可能となる。エミッタ端子１３とコ
レクタ端子１４０間の印加電圧がさらに高くなると、埋
込層１１の周辺の空乏層はコレクタ層３の中に大きく広
がるようになシ、あたかも埋込層１１は接合形電界効果
トランジスタのゲート層のように働き、コレクタ層３が
しゃ断された状態となってキャリヤの通過が不可能とな
る。従ってこれ以上の印加電圧轄埋込層１１とコレクタ
層３の間のｐｎ接合によって保持されることになるので
、ベース層２をはさんだエミツタ層９とコレクタ層３０
間の耐電圧は埋込層１１の周辺の空乏層がコレクタ層３
をしゃ断するまでの高さがあればよい。それ故埋込層１
１とコレクタ層３０間のアバランシ降伏電圧を高くする
ことにより、ベース層２の厚さを薄くしても、トランジ
スタのエミッタ・コレクタ間耐圧を高くすることが可能
になる。仁のような光トランジスタが埋込層１１の周り
の空乏層によ抄しゃ断された状態にあっても、光を照射
すればベース層２に生成されるキャリヤによりエミツタ
層９、ベース層２、およびベース層側のコレクタｗＩ３
が短絡状態となり、あたかも電界効果トランジスタのソ
ース、ゲート間を短絡したと同様に光トランジスタのエ
ミッタ、コレクタ間に定電流効果に従って重、流が流れ
、光トランジスタは導通するようになる。
第２図の構造のトランジスタのベース層２にベース端子
１５を接続することによ）、電流制御の高耐圧、高感（
資）トランジスタとしても使用できる。
１５を接続することによ）、電流制御の高耐圧、高感（
資）トランジスタとしても使用できる。
このようなトランジスタの製造工程を第４図（（転）〜
（Ｇｌに示す。第４図（（転）に示す１層２１と１１′
″層２２から成るシリコン基板のｎ″″Ｊｉｌｌｉ２２
に第４図（Ｂ）に示すように拡散法などにより網目状の
ｐ＋層１１を形成する。次に第４図ｔＱのようにｎ−階
２２のｐ＋層１−１の形成された表面上に、エピタキシ
ャル法などによりｎ″″層２３を槙階する。さらに菖４
図（Ｄ）のように埋込Ｎｌｌ１１の一部に連結するよう
なｐ＋層２４をｎ″″層２３０表面から拡散法などによ
多形成する。つづいてｎ”ｆｉ２１、ｎ一層２２および
ｎ一層２３からなるコレクタ層３の中に第４図（匂に示
すようにｐ形ベース層２を、さらにその中に第４図（Ｆ
）に示すようにｎ形エミッタＮＩ９を同じく拡散法など
により形成する。最後に第４図（Ｇ）に示すようにアル
ミニウムなどの金属によりコレクタ層３、エミツタ層９
および埋込層１１にそれぞれ電極な被着し、コレクタ端
子１４、エミッタ端子１３および埋込層端子１２を接続
する。電流制御トランジスタにおいて社ペース層２にペ
ース端子１５を接続する。
（Ｇｌに示す。第４図（（転）に示す１層２１と１１′
″層２２から成るシリコン基板のｎ″″Ｊｉｌｌｉ２２
に第４図（Ｂ）に示すように拡散法などにより網目状の
ｐ＋層１１を形成する。次に第４図ｔＱのようにｎ−階
２２のｐ＋層１−１の形成された表面上に、エピタキシ
ャル法などによりｎ″″層２３を槙階する。さらに菖４
図（Ｄ）のように埋込Ｎｌｌ１１の一部に連結するよう
なｐ＋層２４をｎ″″層２３０表面から拡散法などによ
多形成する。つづいてｎ”ｆｉ２１、ｎ一層２２および
ｎ一層２３からなるコレクタ層３の中に第４図（匂に示
すようにｐ形ベース層２を、さらにその中に第４図（Ｆ
）に示すようにｎ形エミッタＮＩ９を同じく拡散法など
により形成する。最後に第４図（Ｇ）に示すようにアル
ミニウムなどの金属によりコレクタ層３、エミツタ層９
および埋込層１１にそれぞれ電極な被着し、コレクタ端
子１４、エミッタ端子１３および埋込層端子１２を接続
する。電流制御トランジスタにおいて社ペース層２にペ
ース端子１５を接続する。
以上はｎｐｎ形トランジスタについて述べたが、ｐｎｐ
形トランジスタにおいても第Ｓ図のような構造にするこ
とによシ同様の効果を出すことが可能である。
形トランジスタにおいても第Ｓ図のような構造にするこ
とによシ同様の効果を出すことが可能である。
次に第６図および第７図に関し、本発明による高耐圧、
高感度のサイリスタについて説明する。
高感度のサイリスタについて説明する。
第６図はｐｎｐｎ構造で難エミッタ層７０例から光が照
射される光サイリスタまたはｐベース層６にゲート端子
３１が接続された電気制御サイリスタのｎベース層８に
ｐ形埋込層３２が設けられている。このサイリスタのア
ノード端子３３とカソード端子３４にアノード側を正と
した動方向電圧が印加されたときに逆バイアス状態にな
るｐベース層６をｎペースＮ１８の間のｐｎ接合が高い
順方向電圧の際にも副えるようにすることは、埋込層３
２の端子３５をカソード端子３４に短絡することによっ
て第３図のｎｐｎ）ランジスタの場合と同一のＪｊＡｍ
により達成できる。すなわちｐ形埋込鳩３２とｎペース
層８の間のｐｎ接合か逆バイアスされるように接続し、
ｎペースＮｌ１Ｂ中の空乏層の広がりを制御してｎペー
ス層をしゃ断することにより、ｐベース層６とｎペース
ＮＩ８の間のｐｎ接合に＾い逆電圧が印加されることが
なく、このｐｎ接合の礒れ電流によりサイリスタが導通
しないようにすることが可Ｕ〔で、順方向耐電圧は埋込
層３２とｎペース層８の間のｐｎ接合のアバランシ電圧
まで上昇させることができる。従ってｐベース層６を薄
くしてサイリスタの高感度化を図つても高耐圧にするこ
とができる。そしてこの場合も、埋込層３２の周辺に空
乏層が広がりｎペース層８がしゃ断されている順方向電
圧印加状態においてもカソード側からの光の入射また社
ゲート端子３１からのゲート電流によｌ）ｎエミッタＦ
＠７、ｐベース層６およびｐベース層に接するｎペース
層８の間が短絡状態になると、電界効果トランジスタに
おけるソース、ゲート間の短絡状態と同様に空乏層に隙
間が生じて導通状態になり、サイリスタのアノード、カ
ソード関を導通させることができる。さらにこのような
サイリスタにおいては１、順方向耐圧の温（資）特性も
改善され慝。一般に高感（資）サイリスタそは温度上昇
によシ多数発生する少数キャリヤのもれ電流によってサ
イリスタが導通して耐圧が低下する現象があるが、本発
明による構造においては特に耐圧低下の原因になるｎペ
ース層８の発生少数キャリアが埋込層３２を通じてカソ
ード側に引き込まれるため、温度による影響が少くなる
からである。
射される光サイリスタまたはｐベース層６にゲート端子
３１が接続された電気制御サイリスタのｎベース層８に
ｐ形埋込層３２が設けられている。このサイリスタのア
ノード端子３３とカソード端子３４にアノード側を正と
した動方向電圧が印加されたときに逆バイアス状態にな
るｐベース層６をｎペースＮ１８の間のｐｎ接合が高い
順方向電圧の際にも副えるようにすることは、埋込層３
２の端子３５をカソード端子３４に短絡することによっ
て第３図のｎｐｎ）ランジスタの場合と同一のＪｊＡｍ
により達成できる。すなわちｐ形埋込鳩３２とｎペース
層８の間のｐｎ接合か逆バイアスされるように接続し、
ｎペースＮｌ１Ｂ中の空乏層の広がりを制御してｎペー
ス層をしゃ断することにより、ｐベース層６とｎペース
ＮＩ８の間のｐｎ接合に＾い逆電圧が印加されることが
なく、このｐｎ接合の礒れ電流によりサイリスタが導通
しないようにすることが可Ｕ〔で、順方向耐電圧は埋込
層３２とｎペース層８の間のｐｎ接合のアバランシ電圧
まで上昇させることができる。従ってｐベース層６を薄
くしてサイリスタの高感度化を図つても高耐圧にするこ
とができる。そしてこの場合も、埋込層３２の周辺に空
乏層が広がりｎペース層８がしゃ断されている順方向電
圧印加状態においてもカソード側からの光の入射また社
ゲート端子３１からのゲート電流によｌ）ｎエミッタＦ
＠７、ｐベース層６およびｐベース層に接するｎペース
層８の間が短絡状態になると、電界効果トランジスタに
おけるソース、ゲート間の短絡状態と同様に空乏層に隙
間が生じて導通状態になり、サイリスタのアノード、カ
ソード関を導通させることができる。さらにこのような
サイリスタにおいては１、順方向耐圧の温（資）特性も
改善され慝。一般に高感（資）サイリスタそは温度上昇
によシ多数発生する少数キャリヤのもれ電流によってサ
イリスタが導通して耐圧が低下する現象があるが、本発
明による構造においては特に耐圧低下の原因になるｎペ
ース層８の発生少数キャリアが埋込層３２を通じてカソ
ード側に引き込まれるため、温度による影響が少くなる
からである。
第７図はｎペース層にゲートが設けられるかまたはｐエ
ミッタ層側から光が照射されるｎｐｎｐ構造のサイリス
タに本発明を適用した場合で、同様に高耐圧、高感度の
サイリスタを得ることができる。
ミッタ層側から光が照射されるｎｐｎｐ構造のサイリス
タに本発明を適用した場合で、同様に高耐圧、高感度の
サイリスタを得ることができる。
本発明はさらにトライアックのような５階以上の半導体
装置にも適用できる。また埋込層のバイアス条件を変え
ることにより主電流の導通条件を制御することもでき、
ＡＮＤ回路としても使用できる。
装置にも適用できる。また埋込層のバイアス条件を変え
ることにより主電流の導通条件を制御することもでき、
ＡＮＤ回路としても使用できる。
上述のように本発明はトランジスタあるいは多層素子の
最も電流増幅率の大きいトランジスタ部のコレクタ層に
異なる導電形の埋込Ｉ＠を形成し、コレクタ層との間の
ｐｎ接合を逆バイアスして空乏層の広がりを制御し、ベ
ース層をコレクタ層の間のｐｎｉ合に高い逆電圧が印加
されないようにすることによって高感度化のためにベー
ス層を薄くしても高耐圧が得られるようにしたものであ
って、電気または光制御の高感度トランジスタ、高感′
莢すイリスタの高耐圧化を容易にするものである。
最も電流増幅率の大きいトランジスタ部のコレクタ層に
異なる導電形の埋込Ｉ＠を形成し、コレクタ層との間の
ｐｎ接合を逆バイアスして空乏層の広がりを制御し、ベ
ース層をコレクタ層の間のｐｎｉ合に高い逆電圧が印加
されないようにすることによって高感度化のためにベー
ス層を薄くしても高耐圧が得られるようにしたものであ
って、電気または光制御の高感度トランジスタ、高感′
莢すイリスタの高耐圧化を容易にするものである。
第１図は従来め光トランジスタ、第２図は従来の光サイ
リスタの構造を示す断面図、第３図は本発明に基づ＜
ｎｐｎ）ランジスタの一実施例の構造を示す断面図、第
４図（Ａ）〜（Ｑはその製造工程を示す断面図、第５図
はｐｎｐ）ランージスタにおける本発明の一実施例の構
造を示す断面図、第６図、９７図はそれぞれサイリスタ
における本発明の異なる実施例を示す断面図である。 ２・・・べ−，１層、３・・・コレクタ層、６・・・ｐ
ベース層、８・・・ｎベース層、１１，３２・・・埋込
層。 才１図 才２図 才３（！１ ′２４図 ２５図 ２６図 −７７図
リスタの構造を示す断面図、第３図は本発明に基づ＜
ｎｐｎ）ランジスタの一実施例の構造を示す断面図、第
４図（Ａ）〜（Ｑはその製造工程を示す断面図、第５図
はｐｎｐ）ランージスタにおける本発明の一実施例の構
造を示す断面図、第６図、９７図はそれぞれサイリスタ
における本発明の異なる実施例を示す断面図である。 ２・・・べ−，１層、３・・・コレクタ層、６・・・ｐ
ベース層、８・・・ｎベース層、１１，３２・・・埋込
層。 才１図 才２図 才３（！１ ′２４図 ２５図 ２６図 −７７図
Claims (1)
- １）半導体素体内に交互に異なる導電形を有する３層以
上の連続した層を有し、電気または光信号によって主電
流が制御される本のにおいて、連続した３層の構成する
トランジスタ部のうち最も電流増幅率の高いもののコレ
クタ層内にベース層と同一導電形で一部が半導体素体に
露出する埋込層が設けられたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146752A JPS5848461A (ja) | 1981-09-17 | 1981-09-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146752A JPS5848461A (ja) | 1981-09-17 | 1981-09-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848461A true JPS5848461A (ja) | 1983-03-22 |
Family
ID=15414779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56146752A Pending JPS5848461A (ja) | 1981-09-17 | 1981-09-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10206133C1 (de) * | 2002-02-14 | 2003-09-25 | Infineon Technologies Ag | Vertikaler Bipolartransistor mit innewohnendem Junction-Feldeffekttransistor (J-FET) |
-
1981
- 1981-09-17 JP JP56146752A patent/JPS5848461A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10206133C1 (de) * | 2002-02-14 | 2003-09-25 | Infineon Technologies Ag | Vertikaler Bipolartransistor mit innewohnendem Junction-Feldeffekttransistor (J-FET) |
| US6894367B2 (en) | 2002-02-14 | 2005-05-17 | Infineon Technologies Ag | Vertical bipolar transistor |
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