JPS5846727A - ジヨセフソン効果を用いた電流注入型論理ゲ−ト回路 - Google Patents
ジヨセフソン効果を用いた電流注入型論理ゲ−ト回路Info
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- JPS5846727A JPS5846727A JP56145314A JP14531481A JPS5846727A JP S5846727 A JPS5846727 A JP S5846727A JP 56145314 A JP56145314 A JP 56145314A JP 14531481 A JP14531481 A JP 14531481A JP S5846727 A JPS5846727 A JP S5846727A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はジョセフソン効果を用いた論理ゲート回路に関
し、よシ具体的には和の論理を行なう電流注入型の論理
ゲート回路に関する。
し、よシ具体的には和の論理を行なう電流注入型の論理
ゲート回路に関する。
ジョセフソン効果を用いた論理ゲート回路は例えば文献
アブライドフィジックスレターズ誌（Ａｐｐ−１ｉｅｄ
Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ） Ｖｏｌ 、
３３（８） Ｉ）ｐ、７８１〜７８３記載の論文等で明
らかなように１当技術、分野では広く知られている。
アブライドフィジックスレターズ誌（Ａｐｐ−１ｉｅｄ
Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ） Ｖｏｌ 、
３３（８） Ｉ）ｐ、７８１〜７８３記載の論文等で明
らかなように１当技術、分野では広く知られている。
これらの論理ゲート回路は、複数個のジョセフソン接合
と、これらを電気的に結合するインダクタンスからなる
ループ回路を流れるゲート電流の臨界値を、これと磁気
的に結合する入力電流によシ制御することで、骸ループ
回路を零電圧状態から電圧状態に遷移させ、・該ループ
回路のゲート電流路に接続された出力線に出力電流を注
入するゲート回路で、ジョセフソン干渉型論理ゲート回
路と呼ばれる。
と、これらを電気的に結合するインダクタンスからなる
ループ回路を流れるゲート電流の臨界値を、これと磁気
的に結合する入力電流によシ制御することで、骸ループ
回路を零電圧状態から電圧状態に遷移させ、・該ループ
回路のゲート電流路に接続された出力線に出力電流を注
入するゲート回路で、ジョセフソン干渉型論理ゲート回
路と呼ばれる。
ｇｔ図（Ｑ）、（ｂ）は和の論理を行なう、ジ冒セ７ソ
、ン干渉製論理ゲート回路の従来例を説明するための図
で、第１図（ａ）はその回路図である。図において、１
０，１１．１２はそ牡ぞれ臨界電流値工・。
、ン干渉製論理ゲート回路の従来例を説明するための図
で、第１図（ａ）はその回路図である。図において、１
０，１１．１２はそ牡ぞれ臨界電流値工・。
２Ｉ・、Ｉ・を有するジョセフソン接合、１３はインダ
クタンス値４Ｌを有するインダクタンス、１４はゲート
電流路、１５．１６はゲート電流Ｉｇを２等分するため
のインダクタ−ンδで、そｎ−ｒｒ４インダクタンス値
り、をもつ。１７．１８は前記インダクタンス１３と磁
気結合した入力線で、それぞれ入力電流ＩＪｌ、よりが
流れる。１９は出力線、２０は抵抗値ＲＬをもつ負荷抵
抗である。このようなゲート回路においては、出力１１
１９に出力電流が流れている状態を論理１に、またジョ
セフソン接合１０１１１１１２が零電圧状態にあシ、出
力１１１１９に出力電流が流れていない状態を論理０に
対応させる。
クタンス値４Ｌを有するインダクタンス、１４はゲート
電流路、１５．１６はゲート電流Ｉｇを２等分するため
のインダクタ−ンδで、そｎ−ｒｒ４インダクタンス値
り、をもつ。１７．１８は前記インダクタンス１３と磁
気結合した入力線で、それぞれ入力電流ＩＪｌ、よりが
流れる。１９は出力線、２０は抵抗値ＲＬをもつ負荷抵
抗である。このようなゲート回路においては、出力１１
１９に出力電流が流れている状態を論理１に、またジョ
セフソン接合１０１１１１１２が零電圧状態にあシ、出
力１１１１９に出力電流が流れていない状態を論理０に
対応させる。
第１図（ｂ）は前記干渉型論理ゲート回路の制御特性を
示したもので従軸は零電圧状態よハ電圧状態に遷移する
ゲート電流値、横軸は２本の入力線１７．１８を流れる
入力電流Ｉ、、Ｉｂの総和１１である。図中、斜線部は
該論理ゲート回路が電圧状態にあることを示している。
示したもので従軸は零電圧状態よハ電圧状態に遷移する
ゲート電流値、横軸は２本の入力線１７．１８を流れる
入力電流Ｉ、、Ｉｂの総和１１である。図中、斜線部は
該論理ゲート回路が電圧状態にあることを示している。
入力電流Ｉ、、Ｉｂとも該ゲート回路に入力されていな
い状態は図中２１で表わされ、該ゲート回路は零電圧状
態にあシ、従って出力線１９には出力電流は流れていな
い。入力電流Ｉａ、よりのどちらかが入力された状態、
および入力電流Ｉ、、Ｉｂとも人−力されている状態は
図中、２２．２３で表わされ、ともに核ゲート回路は電
圧状態にあシ、従って出力１１１９に出力電流が流れて
いる。図中、横軸の工、は入力電流Ｉａ、よりの一本当
たシの電流値を示し、入力線１７ｓ１８を流れる入力電
流の太き右は一互いに等−しいと仮定している。
□上記インダクタンス値りとジ璽セフソン臨界
”電流値工・の関係は、該論理ゲート回路の動作マージ
ン、利得を考慮して ゛ Ｌｌ、ごφ・／８ ・・・・”（１）
程度に設定される。上記（１）の条件下では、該論理ゲ
ート回路のゲート電流の動作マージンΔＩｇ（１１１図
（ｂ）参照）が±４５チ、また論理ゲート回路の利得に
対応する制御特性の傾き（第１図（ｂ）に点線で示す直
１１２４の傾き）が２と、該論理ゲート回路は広い動作
マージンかつ高利得な特性をもつが、同時に以下のよう
な欠点も有する。１つの欠点は前記（１）式の条件のた
め、該論理ゲート回路の電流レベルとインダクタンス値
りを同時に小さくすることができず、従って回路の製造
に大きなチップ面積を喪゛することである。また他の欠
点は皺論理ゲート回路がインダクタンス、およびジ冒セ
フソン接合の容量をともに含むため、高速動作上、減衰
させなければならない共振現象を有することである。ざ
らＫｔのような回路は超電導状態に転移するとき、浮遊
の磁束をトラップしゃすく、このトラップされた磁束Ｋ
ｉｂ誤動作を起こす可能性がある。
い状態は図中２１で表わされ、該ゲート回路は零電圧状
態にあシ、従って出力線１９には出力電流は流れていな
い。入力電流Ｉａ、よりのどちらかが入力された状態、
および入力電流Ｉ、、Ｉｂとも人−力されている状態は
図中、２２．２３で表わされ、ともに核ゲート回路は電
圧状態にあシ、従って出力１１１９に出力電流が流れて
いる。図中、横軸の工、は入力電流Ｉａ、よりの一本当
たシの電流値を示し、入力線１７ｓ１８を流れる入力電
流の太き右は一互いに等−しいと仮定している。
□上記インダクタンス値りとジ璽セフソン臨界
”電流値工・の関係は、該論理ゲート回路の動作マージ
ン、利得を考慮して ゛ Ｌｌ、ごφ・／８ ・・・・”（１）
程度に設定される。上記（１）の条件下では、該論理ゲ
ート回路のゲート電流の動作マージンΔＩｇ（１１１図
（ｂ）参照）が±４５チ、また論理ゲート回路の利得に
対応する制御特性の傾き（第１図（ｂ）に点線で示す直
１１２４の傾き）が２と、該論理ゲート回路は広い動作
マージンかつ高利得な特性をもつが、同時に以下のよう
な欠点も有する。１つの欠点は前記（１）式の条件のた
め、該論理ゲート回路の電流レベルとインダクタンス値
りを同時に小さくすることができず、従って回路の製造
に大きなチップ面積を喪゛することである。また他の欠
点は皺論理ゲート回路がインダクタンス、およびジ冒セ
フソン接合の容量をともに含むため、高速動作上、減衰
させなければならない共振現象を有することである。ざ
らＫｔのような回路は超電導状態に転移するとき、浮遊
の磁束をトラップしゃすく、このトラップされた磁束Ｋ
ｉｂ誤動作を起こす可能性がある。
本発明の目的は従来例のゲート回路と同様の広い動作マ
ージン、高い利得を維持口ながら、前記欠点を除去せし
めたジョセフソン効果を用いた電電流注入型論理ゲート
回路を提供するものである。
ージン、高い利得を維持口ながら、前記欠点を除去せし
めたジョセフソン効果を用いた電電流注入型論理ゲート
回路を提供するものである。
本発明によれば、一方の電極が接地されたＩ８１のジ、
セフノン接合の他方の電極に゛は、Ｉｇｌの抵抗体の一
端、およびＩ１２の抵抗体の一端が接続され、一方の電
極が接地された第２めジｉセフソン接合の他方の電極に
は前記＃１１の抵抗体の他端、および第３の抵抗体の一
端、および＄３のジ、セフソン接合の一方の電極がそれ
ぞれ接続され、前記第２および第３の抵抗体の他端は互
いに接続されるとともに、その接続点にはゲート電流供
給線が接続され、前記！３のジ璽セ７ソン接合の他方の
電極には、その一端が接地された第４の抵抗体の他端、
および入力線が接続され、前記第１もしくはＩＩ２のジ
、セフノン接合の他方の電極に出力線が接続されたこと
をａｍとするジ、セフソン効果を用いた電流注入製論理
ゲート回路が得られる。
セフノン接合の他方の電極に゛は、Ｉｇｌの抵抗体の一
端、およびＩ１２の抵抗体の一端が接続され、一方の電
極が接地された第２めジｉセフソン接合の他方の電極に
は前記＃１１の抵抗体の他端、および第３の抵抗体の一
端、および＄３のジ、セフソン接合の一方の電極がそれ
ぞれ接続され、前記第２および第３の抵抗体の他端は互
いに接続されるとともに、その接続点にはゲート電流供
給線が接続され、前記！３のジ璽セ７ソン接合の他方の
電極には、その一端が接地された第４の抵抗体の他端、
および入力線が接続され、前記第１もしくはＩＩ２のジ
、セフノン接合の他方の電極に出力線が接続されたこと
をａｍとするジ、セフソン効果を用いた電流注入製論理
ゲート回路が得られる。
さらに本発明によれば一方の電極が接地された第１のジ
ョセフソン接合の他方の電極には、第１の抵抗体の一端
、および第２の抵抗体の一端が接続され、一方の電極が
接地された第２のジー、七７ンン接舎の他方の電極には
前記ｇｉの抵抗体の細刻、および第３の抵抗体の一端、
および第４の抵抗体の一端が接続され、一方の電極が接
地された第３のジョセフソン接合の他方の電極には、前
記第３の抵抗体の他端、および第１５の抵抗体の一端、
および第４のジョセフソン接合の一方の電極が接続され
、前記第２ ＊ｊ１４ ｔｌＥ５の抵抗体の他端は互い
に一点で接続されるとと亀に、その接続点にはゲート電
流供給線が接続され、前記第４のジョセフソン接合の他
方の電極にはその一端が接地された縞６の抵抗体の他端
および入力線が接続され、前記第１、もしくは菖２、も
しくは第３のジョセフソン接合の他方の電極には出力線
が接続されたヒとを特徴とするジョセフソン効果を用い
た電流注入製論理ゲート回路が得られる拳 以下、本発明を図面を用いて説明する。
ョセフソン接合の他方の電極には、第１の抵抗体の一端
、および第２の抵抗体の一端が接続され、一方の電極が
接地された第２のジー、七７ンン接舎の他方の電極には
前記ｇｉの抵抗体の細刻、および第３の抵抗体の一端、
および第４の抵抗体の一端が接続され、一方の電極が接
地された第３のジョセフソン接合の他方の電極には、前
記第３の抵抗体の他端、および第１５の抵抗体の一端、
および第４のジョセフソン接合の一方の電極が接続され
、前記第２ ＊ｊ１４ ｔｌＥ５の抵抗体の他端は互い
に一点で接続されるとと亀に、その接続点にはゲート電
流供給線が接続され、前記第４のジョセフソン接合の他
方の電極にはその一端が接地された縞６の抵抗体の他端
および入力線が接続され、前記第１、もしくは菖２、も
しくは第３のジョセフソン接合の他方の電極には出力線
が接続されたヒとを特徴とするジョセフソン効果を用い
た電流注入製論理ゲート回路が得られる拳 以下、本発明を図面を用いて説明する。
１１２図（４、（ｂ）は・本発明の一実施例であるジョ
セフソン効果を用′いた電流注入型論理ゲート回路を説
明するための図で（１）は回路図、（ｂ）はその制御特
性である。図において％３０，３１−＄３２はそれぞれ
ジ、七７ンン臨界電流値Ｉ１ｗ ＩＩｓ ”４をも
つジ、セ７ンン接合％ ３３１３４１３５１３６はそれ
ぞれ抵抗値ｒｌ＊ ｒｌｔ ’ｍｓ １４の抵抗
体、３７はゲート電流供給線、３８．３９はそれぞれ入
力電流１．、Ｉｂの流れる入力線、４０は出力線、４１
＃′ｉ抵抗値Ｒ，の負荷抵抗体である。
セフソン効果を用′いた電流注入型論理ゲート回路を説
明するための図で（１）は回路図、（ｂ）はその制御特
性である。図において％３０，３１−＄３２はそれぞれ
ジ、七７ンン臨界電流値Ｉ１ｗ ＩＩｓ ”４をも
つジ、セ７ンン接合％ ３３１３４１３５１３６はそれ
ぞれ抵抗値ｒｌ＊ ｒｌｔ ’ｍｓ １４の抵抗
体、３７はゲート電流供給線、３８．３９はそれぞれ入
力電流１．、Ｉｂの流れる入力線、４０は出力線、４１
＃′ｉ抵抗値Ｒ，の負荷抵抗体である。
本実施例のゲート回路の動作は以下の如くである。ゲー
ト電流工 の流れている該ゲート回路に入力電流１１、
もしくは入力電流ｌｂ（以下、入力電流はＩ１で表わす
）が注入さｎると、入力電流工１は接合３０，３２を通
うて接地に流れ込み。
ト電流工 の流れている該ゲート回路に入力電流１１、
もしくは入力電流ｌｂ（以下、入力電流はＩ１で表わす
）が注入さｎると、入力電流工１は接合３０，３２を通
うて接地に流れ込み。
接合３０を電圧状態にスイッチングさせる。すると接合
３０をそれまで流れていたジ嘗セフノン電流は１部が接
合３２を通って抵抗体３６へ、また残夛が抵抗体３３．
および抵抗体３４．３５を通りて接合３１へ注入され、
接合３１がスイッチングを起こす。その結果、ゲート電
流の１部が負荷抵抗体４１へ、残少が接合３２を通うて
抵抗体３６に注入され、まえ入力電流Ｉｉは１部が接合
３２を通りて負荷抵抗体４１へ、■が抵抗−３６に注入
され、１１合３２がスイッチングを起こす。こうして、
″ゲート電流工 は負荷抵抗体４１へ、入力電流Ｉｉは
抵抗体３６へ流゛れることＫなシ、該ゲート回路のスイ
ッチングが完了条るとともに接合３２が高インピーダン
ス状態になること−ｔ１．入出力電流の分離が図られる
。
３０をそれまで流れていたジ嘗セフノン電流は１部が接
合３２を通って抵抗体３６へ、また残夛が抵抗体３３．
および抵抗体３４．３５を通りて接合３１へ注入され、
接合３１がスイッチングを起こす。その結果、ゲート電
流の１部が負荷抵抗体４１へ、残少が接合３２を通うて
抵抗体３６に注入され、まえ入力電流Ｉｉは１部が接合
３２を通りて負荷抵抗体４１へ、■が抵抗−３６に注入
され、１１合３２がスイッチングを起こす。こうして、
″ゲート電流工 は負荷抵抗体４１へ、入力電流Ｉｉは
抵抗体３６へ流゛れることＫなシ、該ゲート回路のスイ
ッチングが完了条るとともに接合３２が高インピーダン
ス状態になること−ｔ１．入出力電流の分離が図られる
。
該論理ゲート回路が広いゲート電流の動作マージン％ま
た高利得特性をもっとともに、入出力電流の充分な分離
を図るには下肥の設計ルールに従うのがよい。
′ まず、抵抗値ｒｌ ｊ ｒ＊ ＊ ’ｊ ＊ ｒ
４ｓ ＲＬ＊ジ冒セフノン臨界電流値Ｉｗｅ Ｉｓ−
Ｉ４の関係は 上式において条件（３）式は接合３０がスイッチングす
る条件、条件（４）式は接合３０が接合３２に先んじて
スイッチングする条件１条件（５）式は接合３１がスイ
ッチングする条件、条件（６）式は接合３２がスイッチ
ングする条件である。ｊＩ２図伽１はこのようＫして得
られる制御特性で、斜線部は骸ゲート回路が電圧状態に
あることを示す。図中、直線４２゜４３＊４４ｔ４５は
それぞれ前記条件（３） Ｉ （４） 、 （５）。
た高利得特性をもっとともに、入出力電流の充分な分離
を図るには下肥の設計ルールに従うのがよい。
′ まず、抵抗値ｒｌ ｊ ｒ＊ ＊ ’ｊ ＊ ｒ
４ｓ ＲＬ＊ジ冒セフノン臨界電流値Ｉｗｅ Ｉｓ−
Ｉ４の関係は 上式において条件（３）式は接合３０がスイッチングす
る条件、条件（４）式は接合３０が接合３２に先んじて
スイッチングする条件１条件（５）式は接合３１がスイ
ッチングする条件、条件（６）式は接合３２がスイッチ
ングする条件である。ｊＩ２図伽１はこのようＫして得
られる制御特性で、斜線部は骸ゲート回路が電圧状態に
あることを示す。図中、直線４２゜４３＊４４ｔ４５は
それぞれ前記条件（３） Ｉ （４） 、 （５）。
（６）Ｋ対応する。
本制御特性よシわかるように該論理ゲート回路は利得に
対応する直１１４２の傾きが２、ゲート電流Ｉ の動作
マージンΔＩｇが±４３チと、第１図に示す従来例の干
渉型論理ゲート回路と同様の。
対応する直１１４２の傾きが２、ゲート電流Ｉ の動作
マージンΔＩｇが±４３チと、第１図に示す従来例の干
渉型論理ゲート回路と同様の。
広い動作マージン高利得特性が得られている。さらに本
実施例の電流注入型論斑ゲート回路においては、インダ
クタンスを用いない構成となってい為ため、回路の小型
化、高集積化が可能、また、共ｌｌ１ｌｌ象が存在しな
いため、回路上、共振を抑えゐ工夫を施す必要がない。
実施例の電流注入型論斑ゲート回路においては、インダ
クタンスを用いない構成となってい為ため、回路の小型
化、高集積化が可能、また、共ｌｌ１ｌｌ象が存在しな
いため、回路上、共振を抑えゐ工夫を施す必要がない。
また超電導ループ回路を使りたゲート回路ではないため
、超電導転移をする際、浮遊の磁束をトラ、プする危険
性がない等の利点を有する。
、超電導転移をする際、浮遊の磁束をトラ、プする危険
性がない等の利点を有する。
ｊ１３Ｅ（ｄ、（ｂ）は本発明の他の実施例であるジ。
セ７ソシ効果を用いた電流注入型論理ゲート回路を説明
するための図で、（荀は回路図、（ｂ）はその制御特性
である０図においてｓ ５０＊５１ｔ５２＊５３はそれ
ぞれジ、−に７ソン臨界電流値１１＊■ｊｅ”４ｅ ！
ｌをもつジョセフソン接合、５４，５５゜ｓ６．５７．
５１５９はそれぞれ抵抗値Ｒ３゜１１、Ｂ＠、’ｌｅ
ｒ、、ｒ＠の抵抗体、６０はゲート電流供給線、６１
．６２はそれぞれ入力電Ｒ１ａ、ＩｂＯ流れる入力線、
６３は出力線、６４は抵抗値Ｒ，の負竺抵抗体である。
するための図で、（荀は回路図、（ｂ）はその制御特性
である０図においてｓ ５０＊５１ｔ５２＊５３はそれ
ぞれジ、−に７ソン臨界電流値１１＊■ｊｅ”４ｅ ！
ｌをもつジョセフソン接合、５４，５５゜ｓ６．５７．
５１５９はそれぞれ抵抗値Ｒ３゜１１、Ｂ＠、’ｌｅ
ｒ、、ｒ＠の抵抗体、６０はゲート電流供給線、６１
．６２はそれぞれ入力電Ｒ１ａ、ＩｂＯ流れる入力線、
６３は出力線、６４は抵抗値Ｒ，の負竺抵抗体である。
本実施例のゲート回路の動作は以下の如くである。ゲー
ト電流！、の流れている該ゲート回路に入力電流１．、
もしくは入力電流！ｂ（以下、入力電流は１１で表わす
）が注入されると、入力電流１１は接合５３．５０を通
りて接ｍＫ流れ込み、接合５０を電圧状態にスイッチン
グさせる。すると接合５０を流れていたジ璽セフノン電
流の一部が、抵抗体５７、および抵抗体！５４，５！Ｓ
を通りて接合５１に注入され、接合５１がスイッチング
を起ζす、続いて、接合５１を流れていたジ、七７ソン
電流の一部が、接合５２に注入され、接合５２がスイッ
チングを起ヒす。その結果、ゲート電流Ｉｇの一部が負
荷抵抗体へ、残りが接合５２を通って、抵抗体５９に注
入され、接合５２がスイッチングを起こす。こうして最
終的にはゲート電流Ｉｇは負荷抵抗体６４に流れ込み、
また入力電流ＩＩは抵抗体５９へ流れ込むことで、誼論
理ゲート回路のスイッチングが完了するとと４Ｋ。
ト電流！、の流れている該ゲート回路に入力電流１．、
もしくは入力電流！ｂ（以下、入力電流は１１で表わす
）が注入されると、入力電流１１は接合５３．５０を通
りて接ｍＫ流れ込み、接合５０を電圧状態にスイッチン
グさせる。すると接合５０を流れていたジ璽セフノン電
流の一部が、抵抗体５７、および抵抗体！５４，５！Ｓ
を通りて接合５１に注入され、接合５１がスイッチング
を起ζす、続いて、接合５１を流れていたジ、七７ソン
電流の一部が、接合５２に注入され、接合５２がスイッ
チングを起ヒす。その結果、ゲート電流Ｉｇの一部が負
荷抵抗体へ、残りが接合５２を通って、抵抗体５９に注
入され、接合５２がスイッチングを起こす。こうして最
終的にはゲート電流Ｉｇは負荷抵抗体６４に流れ込み、
また入力電流ＩＩは抵抗体５９へ流れ込むことで、誼論
理ゲート回路のスイッチングが完了するとと４Ｋ。
接合５３が高インピーダンス状態になることで入出力電
流の分離が図られる。
流の分離が図られる。
該論理ゲート回路が広いゲート電流の動作マージン、ま
た高利得な特性をもつとともに、充分な入串力電流の分
離を図るには下記の設計ルールに “従うのがよい
。抵抗値ｒｌｅ ’Ｉｓ ’Ｉｓ Ｒ，。
た高利得な特性をもつとともに、充分な入串力電流の分
離を図るには下記の設計ルールに “従うのがよい
。抵抗値ｒｌｅ ’Ｉｓ ’Ｉｓ Ｒ，。
Ｒ１＊ Ｒ，Ｉ ＲＬ ｂジｗ ＊ ７７ ンｍ界電６
ｔ’ｆｌｌ ■！ ｅＩｓｔ Ｉ４＊ ＩＩの関係
は Ｉ、＞、Ｉ・ 叫・・（９）３ ｓ ｅ Ｉｇ ＋ｓ ａ 工ｌ ＞ ” ＠
”” ”” （１０）Ｉ ｇ ＋ ｒ ＠
＞ Ｉ ｅ ・・・・−（ｕ）１６
１６ 上式において条件（８）式は接合５ｏがスイッチングす
る条件、条件（９）式は接合５０が接合５３に先んじて
スイッチングする条件、条件（１０）式ｅ （１１）式
。
ｔ’ｆｌｌ ■！ ｅＩｓｔ Ｉ４＊ ＩＩの関係
は Ｉ、＞、Ｉ・ 叫・・（９）３ ｓ ｅ Ｉｇ ＋ｓ ａ 工ｌ ＞ ” ＠
”” ”” （１０）Ｉ ｇ ＋ ｒ ＠
＞ Ｉ ｅ ・・・・−（ｕ）１６
１６ 上式において条件（８）式は接合５ｏがスイッチングす
る条件、条件（９）式は接合５０が接合５３に先んじて
スイッチングする条件、条件（１０）式ｅ （１１）式
。
（１２）式はそれぞれ接合５１，５２．５３がスイッチ
ングすゐ条件である。ｊ１ｓ図（ｂ）は仁のようｋして
得られる制御特性で、斜線部は蚊ゲート回路が電圧状態
にあることを示す。図中、直１１６ Ｌ６６゜６７．６
８．６９はそれぞれ前記条件（ｓ） ＊ （９） ｔ
Ｑｏ）ｔ（１１） ｔ （１２）Ｋ対応する。
ングすゐ条件である。ｊ１ｓ図（ｂ）は仁のようｋして
得られる制御特性で、斜線部は蚊ゲート回路が電圧状態
にあることを示す。図中、直１１６ Ｌ６６゜６７．６
８．６９はそれぞれ前記条件（ｓ） ＊ （９） ｔ
Ｑｏ）ｔ（１１） ｔ （１２）Ｋ対応する。
本制御特性かられかるように、該論理ゲート回路は利得
に対応する直線６５の傾きが３、ゲート電流Ｉｇの動作
マージンΔ工、が±５４−と第１図に示す従来例の干渉
型論理ゲート回路を上回る広い動作マージン、よシ高利
得な特性が得られている。さらに杢実施例の論理ゲート
回路においては、インダクタンスを用いない構成となっ
ているため、回路の小型化、高集積化が可能、また共振
現象を抑える回路上の工夫も不要という利点がある。ま
た超電導ループ回路を使りたゲート回路でないため、超
電導転移をする際、浮遊の磁束をトラップする危険性が
ないという利点も有する。
に対応する直線６５の傾きが３、ゲート電流Ｉｇの動作
マージンΔ工、が±５４−と第１図に示す従来例の干渉
型論理ゲート回路を上回る広い動作マージン、よシ高利
得な特性が得られている。さらに杢実施例の論理ゲート
回路においては、インダクタンスを用いない構成となっ
ているため、回路の小型化、高集積化が可能、また共振
現象を抑える回路上の工夫も不要という利点がある。ま
た超電導ループ回路を使りたゲート回路でないため、超
電導転移をする際、浮遊の磁束をトラップする危険性が
ないという利点も有する。
なお、第２図、第３図の実施例においては入力線は２本
、出力線は１本の構成にし九が、それぞれ並列に何本で
も用いてよい。
、出力線は１本の構成にし九が、それぞれ並列に何本で
も用いてよい。
第１図（荀、６）はジョセフソン効果を用いた干渉型論
理ゲート回路の従来例を説明するための図で、（→社回
路図、（ｂ）はその制御特性である。 図（ａ）において、１ｏｔｌｌｔ１２・・・・・・ジョ
セフソン接合、１３・・・・・・インダクタンス、１４
・・・・・・ゲート電流供給線、１５．１６・・・・・
・インダクタンス、 。 １７．１８・・・・・・入力線、１９・旧・・出力線、
２０・・・・°・負荷抵抗体を示す。図（ｂ）において
、２１．２２゜２３°゛°・・・該論理ゲート回路の動
作点、２４・・・・・・利得に対応する直線を示す。 ｊｌＦ２図（荀、（ロ）は本発明のジ、セフノン効果を
用いた電流注入型論理ゲート回路の一実施例を説明する
ための図で、（ａ）は回路図、（ｂ）は皺論理ゲート回
路の制御特性である。 図（ａ）において、３０ ＄３１ 、３２−・−ジョセ
フソン接合、３４１３５．３６・・・・・・抵抗体、３
７・・・・・・ゲート電流供給線、３８．３９・・・・
・・入力線、４０・・・・・・出力線、４１・・・・・
・負荷抵抗体を示す。図（ｂ）においてｓ ４２＊４３
ｔ４４＊４５・・・・・・該論理ゲート回路がスイッチ
ングを起ζす領域を規定するための直線である。 第３図（ａ） 、 （ｂ）は本発明の一実施例であるジ
ョセフソン効果を用い大電流注入型論理ゲート回路の一
実施例を説明するための図で、（１）ａ回路図、（ｂ）
は該論理ゲート回路の制御特性である。 図（荀において、５０１５１，５２．５３・・・・・・
ジョセフソン接合ｓ ５４ ＝ ５５ ＊ ５６ ｔ
５７ ＋ ５８ ＊５．９・・・・・・抵抗体、６０
・・・・・・ゲート電流供給線ｓ ｓ １ ｅ６２・・
・・・・入力線、６３・・・・・・出力線、６４・・・
・・・負荷抵抗体を示す。図（ｂ）において、６５．６
６’１６７１６８．６９・・・・・・該論理ゲート回路
がスイッチングを起こす領域を規定するための直線であ
る。 第１ 図 （α） （ｂ） （α） 弔 ３〜 （ｄ）
理ゲート回路の従来例を説明するための図で、（→社回
路図、（ｂ）はその制御特性である。 図（ａ）において、１ｏｔｌｌｔ１２・・・・・・ジョ
セフソン接合、１３・・・・・・インダクタンス、１４
・・・・・・ゲート電流供給線、１５．１６・・・・・
・インダクタンス、 。 １７．１８・・・・・・入力線、１９・旧・・出力線、
２０・・・・°・負荷抵抗体を示す。図（ｂ）において
、２１．２２゜２３°゛°・・・該論理ゲート回路の動
作点、２４・・・・・・利得に対応する直線を示す。 ｊｌＦ２図（荀、（ロ）は本発明のジ、セフノン効果を
用いた電流注入型論理ゲート回路の一実施例を説明する
ための図で、（ａ）は回路図、（ｂ）は皺論理ゲート回
路の制御特性である。 図（ａ）において、３０ ＄３１ 、３２−・−ジョセ
フソン接合、３４１３５．３６・・・・・・抵抗体、３
７・・・・・・ゲート電流供給線、３８．３９・・・・
・・入力線、４０・・・・・・出力線、４１・・・・・
・負荷抵抗体を示す。図（ｂ）においてｓ ４２＊４３
ｔ４４＊４５・・・・・・該論理ゲート回路がスイッチ
ングを起ζす領域を規定するための直線である。 第３図（ａ） 、 （ｂ）は本発明の一実施例であるジ
ョセフソン効果を用い大電流注入型論理ゲート回路の一
実施例を説明するための図で、（１）ａ回路図、（ｂ）
は該論理ゲート回路の制御特性である。 図（荀において、５０１５１，５２．５３・・・・・・
ジョセフソン接合ｓ ５４ ＝ ５５ ＊ ５６ ｔ
５７ ＋ ５８ ＊５．９・・・・・・抵抗体、６０
・・・・・・ゲート電流供給線ｓ ｓ １ ｅ６２・・
・・・・入力線、６３・・・・・・出力線、６４・・・
・・・負荷抵抗体を示す。図（ｂ）において、６５．６
６’１６７１６８．６９・・・・・・該論理ゲート回路
がスイッチングを起こす領域を規定するための直線であ
る。 第１ 図 （α） （ｂ） （α） 弔 ３〜 （ｄ）
Claims (2)
- （１）一方の電極が接地された縞１のジョセフソン接合
の他方の電極には、第１の抵抗体の一端、および！２の
抵抗体の一端が接続され、一方の電極が接地された第２
のジ曹セフソン接合の他方の電極には前記第１の抵抗体
の他端、およびｊｉｉ３の抵抗体の一端、および＃Ｉ３
のジョセフソン接合の一方の電極がそれぞれ接続され、
前記＠２およびＪＩ３の抵抗体の他端社互いに接続され
るとともに、その接続点にはゲート電流供給線が接続さ
れ、前記Ｊｌ１３のジ嘗セフノン接合の他方の電極には
、その一端が接地された第４の抵抗体の他端、および入
力線が接続され、前記第１もしくは第２のジ嘗セフノン
接合の他方の電極に出力−が接続さ几たことを特徴とす
るジ嘗セフソン効果を用いた電流注入型論理ゲート回路
。 - （２）一方の電極が接地された第１のジ菅セフソン接合
の他方の電極には５ｌｉｔ１の抵抗体の一端、および第
２の抵抗体の一端が接続され、一方の電極が接地された
ｊ１２のジ、＋フソン接合の他方の電極には前記第１の
抵抗体の他端、および縞３の抵抗体の一端、および第４
の抵抗体の一端が接続され、一方の電極が接地された第
３のジョセフソン接合の他方の電極には、前記ｊ１３の
抵抗体の他端、および第５の抵抗体の一端、および第４
のジｗ＋ツンン接合の一方の電極が接続され、前記第２
．纂４１ ｇ ｓの抵抗体の他端社互−に一点で接続さ
れるとと％ ’ｔｃ ｓその接続点にはゲート電流供給
線が接続され、前記第４のジョセフソン接合の他方の電
極にはその一端が接地された第６の抵抗体の他端および
入力−が接続され、前記第１、もしくは纂２、もしくは
ｊＩ３のジョセフソン接合の他方の電極には出力線が接
続されたことを特徴とするジ、−にフソン効果を用いた
電流注入型論理ゲート回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145314A JPS5846727A (ja) | 1981-09-14 | 1981-09-14 | ジヨセフソン効果を用いた電流注入型論理ゲ−ト回路 |
| AU88336/82A AU553183B2 (en) | 1981-09-14 | 1982-09-13 | Josephson junction or gate |
| CA000411276A CA1198484A (en) | 1981-09-14 | 1982-09-13 | Circuit utilizing josephson effect |
| EP82108467A EP0074666B1 (en) | 1981-09-14 | 1982-09-14 | Circuit utilizing josephson effect |
| DE8282108467T DE3268425D1 (en) | 1981-09-14 | 1982-09-14 | Circuit utilizing josephson effect |
| US06/754,209 US4611132A (en) | 1981-09-14 | 1985-07-11 | Circuit utilizing Josephson effect |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145314A JPS5846727A (ja) | 1981-09-14 | 1981-09-14 | ジヨセフソン効果を用いた電流注入型論理ゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846727A true JPS5846727A (ja) | 1983-03-18 |
| JPH026456B2 JPH026456B2 (ja) | 1990-02-09 |
Family
ID=15382286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56145314A Granted JPS5846727A (ja) | 1981-09-14 | 1981-09-14 | ジヨセフソン効果を用いた電流注入型論理ゲ−ト回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4611132A (ja) |
| EP (1) | EP0074666B1 (ja) |
| JP (1) | JPS5846727A (ja) |
| AU (1) | AU553183B2 (ja) |
| CA (1) | CA1198484A (ja) |
| DE (1) | DE3268425D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167304A (ja) * | 1984-09-11 | 1986-04-07 | Agency Of Ind Science & Technol | 抵抗結合型ジヨセフソン電力増幅回路 |
| JPS6178224A (ja) * | 1984-09-25 | 1986-04-21 | Nec Corp | 抵抗結合型ジヨセフソン論理回路 |
| JPS62276655A (ja) * | 1986-05-26 | 1987-12-01 | Pfu Ltd | Ｄｍａ転送方式 |
| US6366971B1 (en) | 1998-01-09 | 2002-04-02 | Yamaha Corporation | Audio system for playback of waveform sample data |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4603263A (en) * | 1982-02-26 | 1986-07-29 | Nippon Electric Co., Ltd. | Josephson pulse generator of current injection type |
| US6242939B1 (en) * | 1999-03-05 | 2001-06-05 | Nec Corporation | Superconducting circuit having superconductive circuit device of voltage-type logic and superconductive circuit device of fluxoid-type logic device selectively used therein |
| US8571614B1 (en) | 2009-10-12 | 2013-10-29 | Hypres, Inc. | Low-power biasing networks for superconducting integrated circuits |
| US10222416B1 (en) | 2015-04-14 | 2019-03-05 | Hypres, Inc. | System and method for array diagnostics in superconducting integrated circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4275314A (en) * | 1979-04-30 | 1981-06-23 | Bell Telephone Laboratories, Incorporated | Josephson Atto-Weber switch |
| US4313066A (en) * | 1979-08-20 | 1982-01-26 | International Business Machines Corporation | Direct coupled nonlinear injection Josephson logic circuits |
-
1981
- 1981-09-14 JP JP56145314A patent/JPS5846727A/ja active Granted
-
1982
- 1982-09-13 CA CA000411276A patent/CA1198484A/en not_active Expired
- 1982-09-13 AU AU88336/82A patent/AU553183B2/en not_active Ceased
- 1982-09-14 DE DE8282108467T patent/DE3268425D1/de not_active Expired
- 1982-09-14 EP EP82108467A patent/EP0074666B1/en not_active Expired
-
1985
- 1985-07-11 US US06/754,209 patent/US4611132A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167304A (ja) * | 1984-09-11 | 1986-04-07 | Agency Of Ind Science & Technol | 抵抗結合型ジヨセフソン電力増幅回路 |
| JPS6178224A (ja) * | 1984-09-25 | 1986-04-21 | Nec Corp | 抵抗結合型ジヨセフソン論理回路 |
| JPS62276655A (ja) * | 1986-05-26 | 1987-12-01 | Pfu Ltd | Ｄｍａ転送方式 |
| US6366971B1 (en) | 1998-01-09 | 2002-04-02 | Yamaha Corporation | Audio system for playback of waveform sample data |
| US6553436B2 (en) | 1998-01-09 | 2003-04-22 | Yamaha Corporation | Apparatus and method for playback of waveform sample data and sequence playback of waveform sample data |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0074666B1 (en) | 1986-01-08 |
| EP0074666A2 (en) | 1983-03-23 |
| AU553183B2 (en) | 1986-07-03 |
| CA1198484A (en) | 1985-12-24 |
| EP0074666A3 (en) | 1983-05-18 |
| US4611132A (en) | 1986-09-09 |
| JPH026456B2 (ja) | 1990-02-09 |
| AU8833682A (en) | 1983-03-24 |
| DE3268425D1 (en) | 1986-02-20 |
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