JPS5844584A - マトリクス記録の制御回路 - Google Patents
マトリクス記録の制御回路Info
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- JPS5844584A JPS5844584A JP56142277A JP14227781A JPS5844584A JP S5844584 A JPS5844584 A JP S5844584A JP 56142277 A JP56142277 A JP 56142277A JP 14227781 A JP14227781 A JP 14227781A JP S5844584 A JPS5844584 A JP S5844584A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マトリクス記録の制御回路に係り、特に、マ
） ＩＪクスの組合せを規則的に変更する制御を行なわ
せるのに好適な、マ） ＩＪクス゛記録の制御回路に関
するものである。
） ＩＪクスの組合せを規則的に変更する制御を行なわ
せるのに好適な、マ） ＩＪクス゛記録の制御回路に関
するものである。
従来、マトリクス記録の制御回路は、り′トリクスとし
て一駆動回路を最小とする構成、すなわち、記録の数ｔ
Ｎとするとき、Ｎの平方根を一辺とするマトリクスが選
択され、２７Ｎ個という駆動回路を用いることが多かっ
た。
て一駆動回路を最小とする構成、すなわち、記録の数ｔ
Ｎとするとき、Ｎの平方根を一辺とするマトリクスが選
択され、２７Ｎ個という駆動回路を用いることが多かっ
た。
しかし、感熱記録のように、単位の記録動作の □遅
いものを高速で用いるためにマトリクスの組合せを変形
して用いることが提案され、たとえば、６ｘｍｘｎのよ
うな構成とし１．ｇｘｍｘｎの組合せが用いられるよう
になった。
いものを高速で用いるためにマトリクスの組合せを変形
して用いることが提案され、たとえば、６ｘｍｘｎのよ
うな構成とし１．ｇｘｍｘｎの組合せが用いられるよう
になった。
しかしながら、この構成では、マトリクスの組合せによ
っては記録の不連続性が目立つため（（、組合せをさら
に変形する方法が用いらｎている。
っては記録の不連続性が目立つため（（、組合せをさら
に変形する方法が用いらｎている。
以下、上ｒにつき、第１図ないし第４図によって、さき
に開発した方法を説明する。
に開発した方法を説明する。
ここで、第１図は、変形したマトリクス記録の駆動回路
図、第２図は、さきに開発した記録制御を行なうＭＰＵ
制御回路のブロック図、第３図は、変形したマトリクス
に対応した記録テ、−夕の並べ替えを新姓う、さきに開
発した編集回路のブロック図、第４図は、記録状態の模
式図である。
図、第２図は、さきに開発した記録制御を行なうＭＰＵ
制御回路のブロック図、第３図は、変形したマトリクス
に対応した記録テ、−夕の並べ替えを新姓う、さきに開
発した編集回路のブロック図、第４図は、記録状態の模
式図である。
す、なわち、第１図は、上述したｐｘｍｘｎというマト
リ（スを有する記録ヘッドの駆動回路構成に係るもので
、Ｓは信号側、Ｂはブロック側を示すものである。
リ（スを有する記録ヘッドの駆動回路構成に係るもので
、Ｓは信号側、Ｂはブロック側を示すものである。
そして、１〜４は、シフトレジスタ、５〜８は、信号側
のドライバ、９は発熱抵抗体、ＩＯは、］゛ロクロック
ドライバ、１１は、デコーダ、１２は、信号側、のマト
リクス配線、ｉ３は、ブロック側のマトリクス配線であ
り、ＢＣＰは、ブロック記録データＢＲＤの転送りロツ
クノくバス、Ｒ−Ｐは、単位記録の記録時間を規定する
記録パルス、Ｂ−８は、記録ブロック選択信号を示すも
のである。
のドライバ、９は発熱抵抗体、ＩＯは、］゛ロクロック
ドライバ、１１は、デコーダ、１２は、信号側、のマト
リクス配線、ｉ３は、ブロック側のマトリクス配線であ
り、ＢＣＰは、ブロック記録データＢＲＤの転送りロツ
クノくバス、Ｒ−Ｐは、単位記録の記録時間を規定する
記録パルス、Ｂ−８は、記録ブロック選択信号を示すも
のである。
しかして、第１図では、！二ｍ−ｎ二４であり、まず、
ｐ二４個のブロック記録データＢＲＤが、大きなブロッ
クｎ＝４で、４倍、すなわち、１６個分、外部の記録制
御回路から、転送りロック・ζバスＢＣＰによって転送
される。
ｐ二４個のブロック記録データＢＲＤが、大きなブロッ
クｎ＝４で、４倍、すなわち、１６個分、外部の記録制
御回路から、転送りロック・ζバスＢＣＰによって転送
される。
転送終了と同時に、記録ブロック選択信号Ｂ・Ｓが、記
録制御回路より与えられ、デコーダ１１によって選択さ
れる。
録制御回路より与えられ、デコーダ１１によって選択さ
れる。
以゛上の操作によって、信号側およびブロック側の駆動
信号が確定すると、記録ノ；ルスＲ，−Ｐが入って記録
が流れ、１群のブロックが記録される。
信号が確定すると、記録ノ；ルスＲ，−Ｐが入って記録
が流れ、１群のブロックが記録される。
上記の第１図において、記録ブロック選択信号Ｂ−８二
〇、０では、図示のブロックＮＯの１，５゜９．１３が
記録されるものである。
〇、０では、図示のブロックＮＯの１，５゜９．１３が
記録されるものである。
また、上記のほか、Ｂ−８＝０．１．１，０．１，１の
場合は、それぞれ、プ′□ロックＮＯの２．６．１０゜
１４．３．７．１１．１５．４．８．１２．１６、が記
録されるものである。
場合は、それぞれ、プ′□ロックＮＯの２．６．１０゜
１４．３．７．１１．１５．４．８．１２．１６、が記
録されるものである。
次に、第２図は、上述の記録制御回路に係るものであり
、２０はマイクロプロセッサ、２１はプログラム格１’
ｉＲＯＭ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）、２２
はプログラム用１（ＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓＭｅｍｏｒｙ） （１）、２３は、記録制御回路へ操
作あるいは、その他の記録情報を与えるための汎用■１
０（入出力回路）で、２４は、マイクロプロセッサ２０
のＤ、（データ）、Ａ（アドレス）、Ｃ（制御）バスに
接続する、入出力回路の汎用ｌ１０２３、およびプログ
ラム格納ＲＯＭ２１．プログラム用−Ｉｔ Ａ Ｍ（１
） ２２を選択する信号を作成するアドレステーコーダ
である。
、２０はマイクロプロセッサ、２１はプログラム格１’
ｉＲＯＭ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）、２２
はプログラム用１（ＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓＭｅｍｏｒｙ） （１）、２３は、記録制御回路へ操
作あるいは、その他の記録情報を与えるための汎用■１
０（入出力回路）で、２４は、マイクロプロセッサ２０
のＤ、（データ）、Ａ（アドレス）、Ｃ（制御）バスに
接続する、入出力回路の汎用ｌ１０２３、およびプログ
ラム格納ＲＯＭ２１．プログラム用−Ｉｔ Ａ Ｍ（１
） ２２を選択する信号を作成するアドレステーコーダ
である。
以上までが、通常のＭＰＵ、（マイクログロセソシング
ユニット）として知られているマイクロプロセッサの主
要素で６る。
ユニット）として知られているマイクロプロセッサの主
要素で６る。
そして、２５は、ＭＰＵによって作成した記録データを
蓄積するＲ Ａ Ｍ（２）、２６は、＆Ｉ Ｐ、 Ｕを
一旦停止させて高速に記録データを転送するＤＭＡＣ（
Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ （：’ｏ
ｎｔｒｏｌｌｅｒ）、’−２７は、ＤＭＡＣ２６のＤＭ
Ａ （Ｄｉｒｅｃｔ ＭｅｎＳｏｒｙＡｃｃｅｓｓ）ｙ
応答信号ＤＡＣＫ （１）ｉｒｅｃｔ Ｍｅｍｏｒｙ
′Ａｃｃｅｓｓ Ａｃｋｎｏｗｌｅｄｇ ）と同期
を取り、ＰＩ３（ｐａｒａｌｌｅｌ ｔｏ Ｓｅｙ’
１ａｌ）変換ソフトレジスタ２８にＲ，ＡＭ（２１２５
からの記録データを書き込むタイミング信号を作成する
アンドゲートであり、２９は、Ｐ／Ｓ変換シフトレジス
タ２８を駆動して記録データを転送するクロックを作成
するクロック制御回路、３０は記録制御出力回路である
。
蓄積するＲ Ａ Ｍ（２）、２６は、＆Ｉ Ｐ、 Ｕを
一旦停止させて高速に記録データを転送するＤＭＡＣ（
Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ （：’ｏ
ｎｔｒｏｌｌｅｒ）、’−２７は、ＤＭＡＣ２６のＤＭ
Ａ （Ｄｉｒｅｃｔ ＭｅｎＳｏｒｙＡｃｃｅｓｓ）ｙ
応答信号ＤＡＣＫ （１）ｉｒｅｃｔ Ｍｅｍｏｒｙ
′Ａｃｃｅｓｓ Ａｃｋｎｏｗｌｅｄｇ ）と同期
を取り、ＰＩ３（ｐａｒａｌｌｅｌ ｔｏ Ｓｅｙ’
１ａｌ）変換ソフトレジスタ２８にＲ，ＡＭ（２１２５
からの記録データを書き込むタイミング信号を作成する
アンドゲートであり、２９は、Ｐ／Ｓ変換シフトレジス
タ２８を駆動して記録データを転送するクロックを作成
するクロック制御回路、３０は記録制御出力回路である
。
また、ＣＰは基準クロック、ＬＣＰは、１走査線分の記
録データｌ４Ｄｆ：転送するクロックであｐ、５ＣＡＮ
は、１走査線の記録イニシャルのためのスキャンパルス
信号で、Ｒ，−Ｐは、既述のように記録パルスである。
録データｌ４Ｄｆ：転送するクロックであｐ、５ＣＡＮ
は、１走査線の記録イニシャルのためのスキャンパルス
信号で、Ｒ，−Ｐは、既述のように記録パルスである。
しかして、さきに述べたＭＰＵは、記録データｔ ＲＡ
Ｍｆ２）２５に蓄積し、１走査分になると、スキャン
パルス（ＳＣＡＮ）ｋ出して記録回路を初期化し、ＤＭ
ＡＣ２６に起動をかけて、ＲＡＭ＋２）２５からＰ／８
ｉ換７フトレジスタ２８に１ワ一ド分の記録データを書
き込むものである。
Ｍｆ２）２５に蓄積し、１走査分になると、スキャン
パルス（ＳＣＡＮ）ｋ出して記録回路を初期化し、ＤＭ
ＡＣ２６に起動をかけて、ＲＡＭ＋２）２５からＰ／８
ｉ換７フトレジスタ２８に１ワ一ド分の記録データを書
き込むものである。
なお、第２図に示す例では、■ワードは８ビツトである
。
。
前記の書き込み信号は、クロック制御回路２９にも与え
るから、クロック制御回路２９は、ｌワード分のクロッ
クをＰ／Ｓ変換シフトレジスタ２８に与えると同時に、
図示のとと＜ ＬＣＰに入りＢＣＰに変換されて、第１
図の駆動回路にも与えられるものである。
るから、クロック制御回路２９は、ｌワード分のクロッ
クをＰ／Ｓ変換シフトレジスタ２８に与えると同時に、
図示のとと＜ ＬＣＰに入りＢＣＰに変換されて、第１
図の駆動回路にも与えられるものである。
上記のＤＭＡＣ２６には、任意の転送語数を指令できる
から、単位ブロック毎に、１回の記録動作毎に４回、転
送部分を指定すれば、さきの第１図の説明で示したよう
な変形したマトリクスにも対応した編集動作を行なわせ
うるものである。
から、単位ブロック毎に、１回の記録動作毎に４回、転
送部分を指定すれば、さきの第１図の説明で示したよう
な変形したマトリクスにも対応した編集動作を行なわせ
うるものである。
しかし、記録速度を上げると、記録データの転送時間や
、ＤＭＡＣへ小刻みに転送データ領域を指示するプログ
ラムの動作時間は無視できず、記録ヘッドに高速性を要
求する問題か生ずる。
、ＤＭＡＣへ小刻みに転送データ領域を指示するプログ
ラムの動作時間は無視できず、記録ヘッドに高速性を要
求する問題か生ずる。
ちなみに、１ブロック群の転送時間にたいしてプログラ
ムの動作時間は、４倍程度を必要とするものである。
ムの動作時間は、４倍程度を必要とするものである。
そこで、前記の問題に対処して、第３図のように、第２
図のＭ Ｐ Ｕによる記録制御回路のほかに、記録デー
タの並べ替えを実行する専用の回路を用いるようにする
。
図のＭ Ｐ Ｕによる記録制御回路のほかに、記録デー
タの並べ替えを実行する専用の回路を用いるようにする
。
第３図において、３１はカウンタ、３２は、並べ替えの
デコーダ、３３は、並べ替えと正規の動作とを切替える
マルチプレクサ、３４は、１走査線分の記ａデータＬＲ
Ｄ全蓄積するバッファメモリ用のＲ，Ａ Ｍ（３）、３
５は、ＲＡＭ（３）３４の記録。
デコーダ、３３は、並べ替えと正規の動作とを切替える
マルチプレクサ、３４は、１走査線分の記ａデータＬＲ
Ｄ全蓄積するバッファメモリ用のＲ，Ａ Ｍ（３）、３
５は、ＲＡＭ（３）３４の記録。
読み出しを制御するＲＡＭ（３）制御回路、３６は、ス
イッチである。
イッチである。
上記の構成により、さきの第２図のＭＰＵによる記録制
御回路から出力された１走査線分の記録データＬＲＤは
、スイッチ３６を上方に倒すことにより、マルチプレク
サ３３の正規のルートラ通り、ＲＡＭ（３１３４に書き
込まれる。
御回路から出力された１走査線分の記録データＬＲＤは
、スイッチ３６を上方に倒すことにより、マルチプレク
サ３３の正規のルートラ通り、ＲＡＭ（３１３４に書き
込まれる。
この書き込みが終了すると、カウンタ３１の出力により
、ＲＡＭ（３）制御回路３５とスイッチ３６がＲＡ Ｍ
（３）３４の読み出しモードになり、ＭＰＵ制御部が発
生する記録パルスＲ−ＰＫよって読み出し、さきに述べ
たような転送りロックパルスＨＣＰが発生し、また同時
にマルチプレクサ３３が、デコーダ３２の出力をＲＡ
Ｍ（３１３４に与えて読み出す記録データを転送と同時
に並べ替え、ブロック群毎のブロック記録データＢＲＩ
）となし、第１図の記録駆動回路に供給することになる
。
、ＲＡＭ（３）制御回路３５とスイッチ３６がＲＡ Ｍ
（３）３４の読み出しモードになり、ＭＰＵ制御部が発
生する記録パルスＲ−ＰＫよって読み出し、さきに述べ
たような転送りロックパルスＨＣＰが発生し、また同時
にマルチプレクサ３３が、デコーダ３２の出力をＲＡ
Ｍ（３１３４に与えて読み出す記録データを転送と同時
に並べ替え、ブロック群毎のブロック記録データＢＲＩ
）となし、第１図の記録駆動回路に供給することになる
。
しかして、以上の記録動作によって生成した記録画像を
示すものが、第４図である。
示すものが、第４図である。
図の（ａ） 、 （ｂ） 、 （Ｃ）は、並べ替えを違
えたものの記録例であり、いずれも、単一の横線は、四
つの記録ドツトを示している。
えたものの記録例であり、いずれも、単一の横線は、四
つの記録ドツトを示している。
す社わち、たとえば（ａ）においては、１．５．９゜１
３．２．、６．１０．１４．３．７．１１．１５．４．
８．１２゜１６の記録例であり、これにたいする、並べ
替えの記録例を（ｂ） 、 （Ｃ）は示している。
３．２．、６．１０．１４．３．７．１１．１５．４．
８．１２゜１６の記録例であり、これにたいする、並べ
替えの記録例を（ｂ） 、 （Ｃ）は示している。
以上、さきに開発した記録制御回路について説明したが
、単純なｒｎ×ｎマトリクス記録の場合にｆｃいＬ て
、４ＸｍＸｎで、がっｌｘｍを同時にマトリクス記録す
る場合には、第３図のような並べ替え回路が必要となり
、記録制御回路が複雑、高価になる欠点を有するもので
ある。
、単純なｒｎ×ｎマトリクス記録の場合にｆｃいＬ て
、４ＸｍＸｎで、がっｌｘｍを同時にマトリクス記録す
る場合には、第３図のような並べ替え回路が必要となり
、記録制御回路が複雑、高価になる欠点を有するもので
ある。
特に、上記では、ｌ二用二〇二４として説明したが、た
とえば走査形ブロックやファクシミリなどの場合では、
！＝３２．ｍ＝８．１＝８．Ｎ＝２０４８程度は普通で
あり、１すます問題点を有するものである。
とえば走査形ブロックやファクシミリなどの場合では、
！＝３２．ｍ＝８．１＝８．Ｎ＝２０４８程度は普通で
あり、１すます問題点を有するものである。
本発明は、上記のような既開発技術に係るものの欠点に
鑑み、簡単な回路構成で変形したマ） ＩＪクス記録を
制御するマトリクス記録の制御回路の提供を、その目的
とするものである。
鑑み、簡単な回路構成で変形したマ） ＩＪクス記録を
制御するマトリクス記録の制御回路の提供を、その目的
とするものである。
本発明の特徴は、マイクロプロセッサと、当該マイクロ
プロセッサが動作するためのＲＯＭ（ｌ（ｅａｄ Ｑｎ
ｌｙ Ｍｅｍｏｒｙ ）とＲＡＭ （ｌａｕｄｏｍＡＣ
ＣｅＳＳ Ｍｅｍｏｒｙ ）とを有し、また、記録回路
に記録データを転送するためのｐ／Ｓ （ｐａｒａｌｌ
ｅｌｔｏ ５ｅｖｊａｌ ）変換するシフトレジスタと
、このシフトレジスタを動作するためのクロック制御回
路と、記録回路を起動するための汎用出力回路と、記録
データを蓄積する）ｔＡＭと、このＲＡＭ上の記録デー
タをシフトレジスタに出方転送するＤＭＡＣ（（）１ｒ
ｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ ｃｏｎｔｒｏｌ
ｌｅｒ ）と全備えたマトリクス記録装置の制御回路（
（おいて、上記の記録データを蓄積するＲＡ Ｍのアド
レス信号入力芋に記録データの編集回路を挿入したマト
リクス記録の制御回路にある。
プロセッサが動作するためのＲＯＭ（ｌ（ｅａｄ Ｑｎ
ｌｙ Ｍｅｍｏｒｙ ）とＲＡＭ （ｌａｕｄｏｍＡＣ
ＣｅＳＳ Ｍｅｍｏｒｙ ）とを有し、また、記録回路
に記録データを転送するためのｐ／Ｓ （ｐａｒａｌｌ
ｅｌｔｏ ５ｅｖｊａｌ ）変換するシフトレジスタと
、このシフトレジスタを動作するためのクロック制御回
路と、記録回路を起動するための汎用出力回路と、記録
データを蓄積する）ｔＡＭと、このＲＡＭ上の記録デー
タをシフトレジスタに出方転送するＤＭＡＣ（（）１ｒ
ｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ ｃｏｎｔｒｏｌ
ｌｅｒ ）と全備えたマトリクス記録装置の制御回路（
（おいて、上記の記録データを蓄積するＲＡ Ｍのアド
レス信号入力芋に記録データの編集回路を挿入したマト
リクス記録の制御回路にある。
さらに詳しくは、さきのＭＰＵ回路のＲＡ Ｍ（２１が
記録データを規則的に蓄積するメモリであり、ＤＭＡＣ
は、記録データをＰ／Ｓ変換シフトレンスタに転送する
動作のほかに、記録テ、−夕をＲＡ Ｍ（３）に転送す
る機能を有しているが、この記録データ’ｔＰ／８変換
シフトレジスタに転送する場合べ限り、ＲＡＭ（３）の
記録データ選択アドレスを編集−路で変換したアドレス
とすることによって、さきの目的の項に記載したものの
達成が可能であり、この場合、さきの第３図に示した回
路は全く不要のものとしたものである。
記録データを規則的に蓄積するメモリであり、ＤＭＡＣ
は、記録データをＰ／Ｓ変換シフトレンスタに転送する
動作のほかに、記録テ、−夕をＲＡ Ｍ（３）に転送す
る機能を有しているが、この記録データ’ｔＰ／８変換
シフトレジスタに転送する場合べ限り、ＲＡＭ（３）の
記録データ選択アドレスを編集−路で変換したアドレス
とすることによって、さきの目的の項に記載したものの
達成が可能であり、この場合、さきの第３図に示した回
路は全く不要のものとしたものである。
次に、本発明に係る一実施例を、第５図ないし第７図に
より説明する。
より説明する。
ここで、第５図は、本発明の一実施例に係るＭＰｔＪＰ
ｔ側御回路のブロック図、第６図は、゛第５図の実施例
における編集回路の１例を示す回路図、第７図は、同じ
く編集回路の他の１例を示す回路図である。
ｔ側御回路のブロック図、第６図は、゛第５図の実施例
における編集回路の１例を示す回路図、第７図は、同じ
く編集回路の他の１例を示す回路図である。
すなわち、第５図は、本発明を適用したマ） ＩＪクス
記録の制御回路の実施例に係るもので、２０〜３０は、
第２図に示したものと同一名称に係るものであり、その
信号名称は、第１図ないし第４図に示したものと同一名
称に係るものである。
記録の制御回路の実施例に係るもので、２０〜３０は、
第２図に示したものと同一名称に係るものであり、その
信号名称は、第１図ないし第４図に示したものと同一名
称に係るものである。
そして、４１は排他的論理和回路で、−゛第６，７図で
、４１ａ〜４１ｅとして示すものであり、また４２は、
信号選択回路に係るマルチプレクサタサで、第６，７図
で、４２ａｌ ４２ｂとして示すものである。
、４１ａ〜４１ｅとして示すものであり、また４２は、
信号選択回路に係るマルチプレクサタサで、第６，７図
で、４２ａｌ ４２ｂとして示すものである。
すなわち、排他的論理和回路４１とマルチプレクサ４２
とで編集回路を構成し、記録データを蓄積するＲＡＭ（
２）２５のアドレス信号入力部に挿入するようにしたも
のでアシ、そのマルチプレクサ４２には、ＤＭＡＣ２６
力発生するＰ／ｓ変換回路への出力動作表示信号に係る
ＤＡＣＫ信号を切替信号として与えるようにしたもので
ある。
とで編集回路を構成し、記録データを蓄積するＲＡＭ（
２）２５のアドレス信号入力部に挿入するようにしたも
のでアシ、そのマルチプレクサ４２には、ＤＭＡＣ２６
力発生するＰ／ｓ変換回路への出力動作表示信号に係る
ＤＡＣＫ信号を切替信号として与えるようにしたもので
ある。
このようにすると、マイクロプロセッサ２ｏがＤＭＡＣ
２６にＲＡ Ｍ（２） ２５から、ｌ）／Ｓ変換シフト
レジスタ２８への記録データの転送を命令し、かつ、実
際に１の転送動作をするときだけ、すなわちＰ／Ｓ変換
シフトレジスタ２８への記録データ出力動作のＤＭＡＣ
２６による表示出力信号のＤＡＣＫ信号が出たときのみ
、記録データ蓄積用のＲＡＭ（２）２５のアドレスのみ
が排他的論理和回路４１およびマルチプレクサ４２によ
つヱ変更され、マトリクスに対応した記録データをＭＰ
Ｕによるに並べ替え作成することができるものである。
２６にＲＡ Ｍ（２） ２５から、ｌ）／Ｓ変換シフト
レジスタ２８への記録データの転送を命令し、かつ、実
際に１の転送動作をするときだけ、すなわちＰ／Ｓ変換
シフトレジスタ２８への記録データ出力動作のＤＭＡＣ
２６による表示出力信号のＤＡＣＫ信号が出たときのみ
、記録データ蓄積用のＲＡＭ（２）２５のアドレスのみ
が排他的論理和回路４１およびマルチプレクサ４２によ
つヱ変更され、マトリクスに対応した記録データをＭＰ
Ｕによるに並べ替え作成することができるものである。
し力〜して、第６図は、さきに示した第４図（ｂ）に対
応する編集を実行する、排他的論理回路４１゜マルチプ
レクサ４２に係る詳細回路で 本ｉ施例は、！＝３２１
ｍ二８．ｎ＝８であり、３２ドツトずつ、かつ離散した
８ブロツクを同時に記録し、８回の記録動作で２０４８
ドツ） （ｄｏｔ）の記録を行なうマトリクスの場合で
ある。
応する編集を実行する、排他的論理回路４１゜マルチプ
レクサ４２に係る詳細回路で 本ｉ施例は、！＝３２１
ｍ二８．ｎ＝８であり、３２ドツトずつ、かつ離散した
８ブロツクを同時に記録し、８回の記録動作で２０４８
ドツ） （ｄｏｔ）の記録を行なうマトリクスの場合で
ある。
すなわち、当該アドレスのうち、マルチプレクサ４２８
，４２ｂを経由しないアドレスｂｏ、ｂｌ および、
ｂ８以上は、ＭＰＵ （すなわちＤＭＡＣ２６）のアド
レスを、直接ＲＡ Ｍ（２） ２５に麹続するものであ
る。
，４２ｂを経由しないアドレスｂｏ、ｂｌ および、
ｂ８以上は、ＭＰＵ （すなわちＤＭＡＣ２６）のアド
レスを、直接ＲＡ Ｍ（２） ２５に麹続するものであ
る。
しかして、排他的論理和回路４１に係るものを削除し、
ｂ、、 ｂ６． ｂｌ、 ｂ２． ｂ３． ｂ、を、ア
ドレスｂ′２〜ｂ′７に対応するマルチプレクサ入力に
係る図示のそれぞれの入力端子３Ｂ〜ＩＢに直接、接続
すれば、さきの第４図＜３）に対応する並べｉえが可能
である。
ｂ、、 ｂ６． ｂｌ、 ｂ２． ｂ３． ｂ、を、ア
ドレスｂ′２〜ｂ′７に対応するマルチプレクサ入力に
係る図示のそれぞれの入力端子３Ｂ〜ＩＢに直接、接続
すれば、さきの第４図＜３）に対応する並べｉえが可能
である。
上述により、編集回路は、排他的論理和回路がある場合
と、これを削除した場合の構成の二つの態様がある。
と、これを削除した場合の構成の二つの態様がある。
また、第７図は、さきの第４図（Ｃ１に対応する編集を
実行する編集回路であり、動作は、第６図に示すものと
同様である。
実行する編集回路であり、動作は、第６図に示すものと
同様である。
なお、第６図の場合と、第７図の場合とでは、さきの第
１図に示した回路、すなわちブロック側マトリクス配＃
Ｊ１３に若干の変更が必要であり、すなわち、発熱抵抗
体９の各ブロックにたいする接続配線の変更、つまりド
ライバ１０との接続態様の変更が必要であって、さきの
第１図は、第７図に対応しているものである。
１図に示した回路、すなわちブロック側マトリクス配＃
Ｊ１３に若干の変更が必要であり、すなわち、発熱抵抗
体９の各ブロックにたいする接続配線の変更、つまりド
ライバ１０との接続態様の変更が必要であって、さきの
第１図は、第７図に対応しているものである。
以上に説明したように、本実施例に係るものによれば、
既開発技術における第３図に示した回路を削減したうえ
で、上記に説明した、変形したマトリクス記録の制御を
行ないうる効果を所期できるものである。
既開発技術における第３図に示した回路を削減したうえ
で、上記に説明した、変形したマトリクス記録の制御を
行ないうる効果を所期できるものである。
以上に述べたところをも総合して、本発明によれば、Ｍ
ＰＵ制御回路に、僅かな回路全付加することにより、変
形したマトリクスの制御を行なう中響 喝 回路を、得ることができるもので、回路の簡略化に太き
Ｌｉ用的効果を有する、すぐれた発明ということができ
る。
ＰＵ制御回路に、僅かな回路全付加することにより、変
形したマトリクスの制御を行なう中響 喝 回路を、得ることができるもので、回路の簡略化に太き
Ｌｉ用的効果を有する、すぐれた発明ということができ
る。
第１図は、変形したマ） ＩＪクス記録の駆動回路図、
第２図は、さきに開発した記録制御を行なうＭＰＵ制御
回路のブロック図、第３図は、変形したマトリクスに対
応した記録テークの並べ替えを行なう、さきに開発した
編集回路のブロック詮、第４図は、記録状態の模式図、
第５歯は、本発明の一実施例に係るＭＰＵ記録制御回路
のブロック図、第６図は、第５図の実施例における編集
回路の１例を示す回路図、第７図は、同じく編集回路の
他の１例を示す回路図である。 ２０・・・マイクロプロセッサ、２１・・・プログラム
格納ＲＯＭ、２２・・・プログラム用ＲＡ Ｍ（１）、
２３・・・汎用Ｉ１０．２４・・・アドレステコーダ、
２５・・・１（Ａ Ｍ（２１，２６・・・ＤＭＡＣ，２
７・・・アンｆ゛ゲート、２８・・・Ｐ ／ Ｓ 変換
シフトレジスタ、２９・・・クロック制御回路、３０・
・・記録制御出力回路、４１．４１ａ〜４１８・・・排
他的論理和回路、４２，４２ａ、４２ｂ・・・マルチプ
レクサ、ＤＡＣＫ・・・ＤＭＡＣ２６のＰ／Ｓ変換シフ
トレジスタ２８への記録テータ転送出力第 ４Ｌ ｍ １ｆＪｓ 図 ｍ 第 ７ 図
第２図は、さきに開発した記録制御を行なうＭＰＵ制御
回路のブロック図、第３図は、変形したマトリクスに対
応した記録テークの並べ替えを行なう、さきに開発した
編集回路のブロック詮、第４図は、記録状態の模式図、
第５歯は、本発明の一実施例に係るＭＰＵ記録制御回路
のブロック図、第６図は、第５図の実施例における編集
回路の１例を示す回路図、第７図は、同じく編集回路の
他の１例を示す回路図である。 ２０・・・マイクロプロセッサ、２１・・・プログラム
格納ＲＯＭ、２２・・・プログラム用ＲＡ Ｍ（１）、
２３・・・汎用Ｉ１０．２４・・・アドレステコーダ、
２５・・・１（Ａ Ｍ（２１，２６・・・ＤＭＡＣ，２
７・・・アンｆ゛ゲート、２８・・・Ｐ ／ Ｓ 変換
シフトレジスタ、２９・・・クロック制御回路、３０・
・・記録制御出力回路、４１．４１ａ〜４１８・・・排
他的論理和回路、４２，４２ａ、４２ｂ・・・マルチプ
レクサ、ＤＡＣＫ・・・ＤＭＡＣ２６のＰ／Ｓ変換シフ
トレジスタ２８への記録テータ転送出力第 ４Ｌ ｍ １ｆＪｓ 図 ｍ 第 ７ 図
Claims (1)
- 【特許請求の範囲】 １、マイクロプロセッサと、当該マイクロプロセッサが
動作するためのＲＯＭ（Ｒｅａｄ ＯｎｌｙＭｅｍｏｒ
ｙ）とＲＡＭ （Ｒａｙｌｄｏｍ ＡＣＣｅＳＳ Ｍｅ
ｍｏｒＶ ）とを有し、また、記録回路に記録データを
転送するためのｐ ／３ （ｐａｒａｌｌｅｌ ｔｏ
８ｅｙｊａｌ ）変換するシフトレジスタと、このン
フトーレジスタを動作するためのクロック制御回路と、
記録回路を起動する人めの汎用出力回路と、記録データ
を蓄積す゛るＲＡＭと、このＲＡＭ上の記録データをシ
フトレジスタに出力転送するＤＭＡＣ（］）ｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）
とを備えたマトリクス記録装置の制御回路において、上
記の記録データを蓄積するＲＡＭのアドレス信号入力部
に記録データの編集回路を挿入したことを特徴とするマ
トリクス記録の制御回路。 ２、特許請求の範囲第１項記載のものにおいで、記録デ
ータの編集回路を、排他的論理和ゲートと信号選択回路
とで構成し、その選択信号として、ＤＭＡＣの出力であ
るＤＡＣＫ （Ｄｉｒｅｃｔ ＭｅｍｏｒｙＡｃｃｅｓ
ｓ Ａｃｋｌｏｗｌｅｄｇ）信号を用いるように構成し
たものであるマ） ＩＪクス記録の制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142277A JPS5844584A (ja) | 1981-09-11 | 1981-09-11 | マトリクス記録の制御回路 |
| US06/416,245 US4543644A (en) | 1981-09-11 | 1982-09-09 | Control circuit for matrix-driven recording |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142277A JPS5844584A (ja) | 1981-09-11 | 1981-09-11 | マトリクス記録の制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844584A true JPS5844584A (ja) | 1983-03-15 |
| JPS6261185B2 JPS6261185B2 (ja) | 1987-12-19 |
Family
ID=15311613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142277A Granted JPS5844584A (ja) | 1981-09-11 | 1981-09-11 | マトリクス記録の制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4543644A (ja) |
| JP (1) | JPS5844584A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251567A (ja) * | 1985-08-02 | 1987-03-06 | エム・ア−・エヌ−ロ−ラント・ドルツクマシ−ネン・アクチエンゲゼルシヤフト | 紙折り装置 |
| JPS62222969A (ja) * | 1986-03-26 | 1987-09-30 | Mitsubishi Heavy Ind Ltd | 輪転印刷機 |
| JPH05270733A (ja) * | 1991-12-05 | 1993-10-19 | Baldwin Printing Controls Ltd | 新聞丁合折畳み装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0751367B2 (ja) * | 1986-08-29 | 1995-06-05 | エイ・ティ・アンド・ティ グローバル インフォメーション ソルーションズ インターナショナル インコーポレイテッド | ドツト・マトリクス・プリンタ |
| US5099417A (en) * | 1987-03-13 | 1992-03-24 | Texas Instruments Incorporated | Data processing device with improved direct memory access |
| US5074690A (en) * | 1988-12-02 | 1991-12-24 | Ncr Corporation | Print head carriage homing system |
| CA2128967C (en) * | 1993-09-30 | 2001-04-03 | Yoshiaki Kaburagi | Recording apparatus |
| US6068359A (en) * | 1994-11-07 | 2000-05-30 | Canon Aptex Inc. | Printer including a formatter and a printing unit without a memory |
| US6023478A (en) * | 1996-03-29 | 2000-02-08 | Hewlett-Packard | Method and apparatus for communicating data byte streams |
| US5748613A (en) * | 1996-03-29 | 1998-05-05 | Hewlett-Packard Company | Communication pacing method |
| DE10214123B4 (de) * | 2002-03-28 | 2015-10-15 | Infineon Technologies Ag | Register zur Parallel-Seriell-Wandlung von Daten |
| US7313639B2 (en) * | 2003-01-13 | 2007-12-25 | Rambus Inc. | Memory system and device with serialized data transfer |
| WO2004063906A2 (en) * | 2003-01-13 | 2004-07-29 | Rambus Inc. | Coded write masking |
| US7497536B2 (en) * | 2004-04-19 | 2009-03-03 | Hewlett-Packard Development Company, L.P. | Fluid ejection device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4445114A (en) * | 1979-01-15 | 1984-04-24 | Atari, Inc. | Apparatus for scrolling a video display |
| US4392197A (en) * | 1980-08-12 | 1983-07-05 | Pitney Bowes Inc. | Print control circuit for a word processing system |
| US4323896A (en) * | 1980-11-13 | 1982-04-06 | Stewart-Warner Corporation | High resolution video display system |
| US4435776A (en) * | 1981-01-27 | 1984-03-06 | Syntrex Incorporated | Word processing system |
-
1981
- 1981-09-11 JP JP56142277A patent/JPS5844584A/ja active Granted
-
1982
- 1982-09-09 US US06/416,245 patent/US4543644A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251567A (ja) * | 1985-08-02 | 1987-03-06 | エム・ア−・エヌ−ロ−ラント・ドルツクマシ−ネン・アクチエンゲゼルシヤフト | 紙折り装置 |
| JPS62222969A (ja) * | 1986-03-26 | 1987-09-30 | Mitsubishi Heavy Ind Ltd | 輪転印刷機 |
| JPH05270733A (ja) * | 1991-12-05 | 1993-10-19 | Baldwin Printing Controls Ltd | 新聞丁合折畳み装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6261185B2 (ja) | 1987-12-19 |
| US4543644A (en) | 1985-09-24 |
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