JPS584374B2 - デ−タ転送処理方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、データ転送処理方式、特に第２のオペランド
・アドレスで与えられる番地から第１のオペランド・ア
ドレスで与えられる番地にデータを転送する如き転送命
令を実行するに当って、記憶装置に対する１回のアクセ
スによって２ｎバイト単位のデータの読出しまたは書込
みが行なわれることを考慮してストアーアクセスに対応
するデータの整列を効率よく行なわせるようにしたデー
タ転送処理方式に関するものである。

例えば記憶装置に対する１回のアクセスによって８バイ
ト単位のデータが読出しまたは書込まれる場合、第２の
オペランド・アドレスが上記８バイト単位に区分したと
きの（即ち８バイト境界の）どのバイト目にあるかは任
意であり、また第１のオペランド・アドレスも上記８バ
イト境界のどのバイト目にあるかも任意である。

このため、与えられた第２のオペランド・アドレスと第
１のオペランド・アドレスとの組合わせを考えると６４
通りの組合わせが存在する。

本発明は、上記各組合わせのいずれに当るかを第２のオ
ペランド・アドレスのｎビットと第１のオペランド・ア
ドレスのｎビットとによって一義的に決定しで、上記処
理を行なわせるようにすることを目的としており、本発
明のデータ転送処理方式は１回のアクセスにより２ｎバ
イト単位のデ一夕を読出しまたは書込むよう構成される
記憶装置と該読出されたデータまたは書込むべきデータ
を２ｎ−１バイト単位で処理する処理装置とをそなえ、
第２のオペランド・アドレスで与えられた番地から予め
定められたバイト数分の記憶内容を、第１のオペランド
・アドレスで与えられた番地から上記予め定められたバ
イト数分の番地内に転送するデータ処理シスデムにおい
て、上記第２のオペランド・アドレスの予め定められた
ｎビットと上記第１のオペランド・アドレスの予め定め
られたｎビットとの差分を発生する差分発生手段、上記
第２のオペランド・アドレスにもとすいて読出されたデ
ータをシフトするシフタ、該シフタによるシフト結果を
２ｎ−１バイト単位で保持する少なくとも２つの保持手
段をそなえ、上記差分発生手段によって抽出された差分
情報にもとすいて、上記シフタに対するシフト量を決定
すると共に上記少なくとも２つの保持手段の内容を転送
する転送処理と上記記憶装置に対するアクセス処理とを
制御するよう構成したことを特徴としている。

以下図面を参照しつつ説明する。

第１図は本発明の一実施例構成、第２図はバイト整列処
理モードを決定する処理モード決定部の一実施例構成、
第３図は処理モード態様をまとめで表わしたテーブル、
第４図および第５図は夫々処理の状態を説明する説明図
、第６図は最終回のストア処理を説明する説明図を示す
。

第１図において、１は主記憶装置であって１回のアクセ
スによって８バイト単位で読出しまたは書込みが行なわ
れるもの、２はアドレス・レジスタ、３はデータ・レジ
スタ、４は転送命令における第２のオペランド・アドレ
ス（又はそのレジスタ），５は同じく転送命令における
第１のオペランド・アドレス（又はそのレジスタ），６
はバイト・カウンタで転送終了したバイト数を管理する
もの、１はエンド・カウンタで未転送バイト数を管理す
るもの、８はシックであって例えば左方向０シフトと左
方向１バイト・シフトと左方向２バイト・シフトと左方
向３バイト・シフトとを行なうもの、９はシフト結果レ
ジスタであって上記シフタ８によってシフトされた結果
のＦ位４バイト分がセットされ該セット時に先に格納し
ていた内容をデータ・レジスタ３に転送するもの、１０
−０およひ１０−１は夫々バツファ・メモリであって上
記シフタ８によってシフトされた結果の十位４バイト分
がストアされ該バツファ・メモリに対スる読出し処理に
よってその内容を上記データ・レジスタ３に転送するも
のを表わしている。

転送命令によって、転送バイト数がエンド・カウンタ１
にセットされ、転送元である第２のオペランド・アドレ
スがレジスタ４にセットされ、転送先である第１のオペ
ランド・アドレスがレジスタ５にセットされる。

そして先ず、第２のオペランド・アドレスがレジスタ２
にセツトされ、主記憶装置１から当該第２のオペランド
・アドレスを含む８バイト境界内の８バイト分のデータ
がデータ・レジスタ３に読出される。

該８バイト境界内の８バイト分のデータとは、次の如く
考えでよい．即ち、第２のオペランド・アドレスの末尾
３ビットを「０００」に変換したアドレスを先頭とする
８バイト分のデータであると考えてよい。

上記データ・レジスタ３に読出された８バイトのデータ
は、シフタ８やレジスタ９やバッファ・メモリ１０−０
，１０−１を用いて後述（第２図ないし第５図）する如
く整列され、主記憶装置１内の第１のオペランド・アド
レスを先頭とするアドレスにストアできるように処理さ
れる。

そして該ストア処理に当っては、第１のオペランド・ノ
ドレスがレジスタ２にセットされて、主記憶装置１の当
該アドレスに対してストア・アクセスが行なわれること
は言うまでもない。

該ストア・アクセスが行なわれる都度、カウンタ６に対
してストア・バイト数が加算され、エンド・カウンタＩ
に対してはストア・バイト数が減算される。

上記読出しとストアとの処理は、エンド・カウンタ１の
内容が値「７」以下になるまで、読出しアドレスとスト
ア・アドレスとを更新しつつ継続され、エンド・カウン
タ１の内容が値「７」以下になったとき最後のストアが
行なわれで終了する。

上記処理に当って、第２のオペランド・アドレスと第１
のオペランド・アドレスとが夫々８バイト境界にあると
は限らず、該８バイト単位中の第幾バイト目を指示する
かは任意である。

このため、与えられた第２のオペランド・アドレスと与
えられた第１のオペランド・アドレスとによって、一般
に第ｑバイト目（読出した８バイト単位中の）からのデ
ータを第ｒバイト目（ストアする８バイト単位中の）か
らのアドレスに止しくストアずるよう整列することが必
要となる。

このため、本発明においては、第２のオペランド・アド
レスの詠尾３ビットと第１のオペランド・アドレスの末
厘３ビットとの差分を求め、これによって上記整列のた
めの処理を−義的に決定するようにしている第２図は上
記差分を求めて整列処理モードを決定する一実施例構成
を示しでいる。

図中１１は第２のオペランド・アドレスの末尾３ビット
、１２は第１のオペランド・アドレスの末尾３ビット、
１３は減算回路、１４は減算結果の差分レジスタ１５は
デコーダであって差分レジスタ１４の下位２ビットを解
読して第１図図示のシフタ８に対するシフト量を決定す
るもの、１６はメモリ制御部であって差分レジスタの内
容によってメモリ・アクセス制御の態様を決定するもの
、１１はバツファ・メモリ制御部であって差分レジスタ
の内容によって第１図図示のバツファ・メモリＩＯ−０
．１０−１に対する処理を決定するものを衣わじでいる
０ 上記差分レジスタ１４の内容によって、第１図図示のシ
フタ８に対して幾バイト分のシフトを指示するか、主記
憶装置１に対して如何なるアクセス制御を行なうか、更
にバツファ・メモリ１０−０１０−１に対して如何なる
処理を行なうかは、第３図にまとめて図示されている。

第３図において、ＯＰ２は第２のオペランド・アドレス
のＦ位３ビットで指示される値、ＯＰ１は第１のオペラ
ンド・アドレスの下位３ビットで指示される値、「シフ
ト量」はシフタ８に対して指示するシフト量、「ＢＵＦ
使用Ｊは第１図におけるバツファ・メモリ１０−０と１
０−１との使用状態を表わし○印は両バッファ・メモリ
を使用することを意味しまたＸ印はバツファ・メモリ１
０−０のみを使用することを意味するもの、「反転処理
」は第１図におけるシフト結果レジスタ９の内容とバツ
ファ・メモリ１０−０又は１０−１の内容とを反転して
データ・レジスタに転送する処理を表わし○印はシフト
結果レジスタ９の内容をデータ・レジスタ３中のＤＲＯ
側に転送する（即ち反転しで転送する）ことを意味しま
たＸ印はデータ・レジスタ３中のＤＲＩ側に転送する（
即ち反転せず転送ｔる）ことを意味するもの、［リフエ
ツナ」は最初のストアを行なう前に２回分のフエツナ（
読出し）を行なう処理を衣わし○印は２回分のフエツチ
を行なうことを意味しまたＸ印は１回分のフエツナを行
なう処理を意味するものを夫々示している。

第４図は、第３図図示矢印Ａに対応する処理を説明しで
いる。

該処理はＯＰ２が値「ｏ」でありＯＰ１が値「７」であ
る場合を表わし、「シフト量」は差分が ＯＰ２−ＯＰＩ二「１００１Ｊ であることから左１バイト分シフトとしで指示され、バ
ツファ・メモリはメモリ１０−０と１０−１とが交互に
使用されることが指示され、「反転処理」は行なわれず
かつ［リフエツナＪも行なわれないことが指示される。

図中の符号３，８，９，１０−０，１０−１は夫々第１
図に対応しでいる。

この場合の処理は第４図を参照すると明瞭な如く、次の
ように行なわれる。

即ち１）第２のオペランド・アドレスにもとすいて、主
記憶装置１から８バイト分のデータが読出される。

このとき該アドレスの末尾３ビツトが値「０」であるこ
とから図示朱印から始まるデータが第１のオペランド・
アドレス以降のアドレスにストアされるべきことが判る
。

２）このときバツファ・メモリ１０一〇と１０−１およ
びレジスタ９内に夫々ａないしｄ，ｅないしｈ，ｉない
しｌが格納されでいるものとする。

３）一方、第］のオペランド・アドレスの末尾３ビット
は値「７」であることから、シフト量は１バイト・シフ
トであり、シフタ８は図示の如きシフトを行なう。

４）該シフト結果は、バツファ・メモリ１０−０内に「
１，２，３，４Ｊと格納され、レジスタ９内に「５，６
，７，０コとセットされる。

５）このとき、レジスタ９内に先にセットされていた内
容「ｉｔＪ，ｋ，’Ｊはデータ・レジスタ３のＤＲＩ側
に転送されるが、このときデータ・レジスタ３内には「
ｉ，Ｊ，ｋ，７」の形で転送される。

６）次にレジスタ９の新しい内容［５，６，７，ＯＪが
データ・レジスタ３のＤＲ１側に再び転送され、データ
・レジスタ３内には［’，ｊｐ，ｋ，ＯＪの形となる。

７）この状態でデータ・レジスタ３の内容は、第１のオ
ペランド・アドレスの末尾３ビツトを「０００」と変え
たアドレス内にストアされる．このとき第１のオペラン
ド・アドレスの末尾３ビットは値ｒ７Ｊであることから
、図示●印から始まるアドレスに格納されるべきである
。

このため、図示「０」バイトがそのようにストアされる
が、該ストア処理に当っては第７バイト目のデータのみ
が部分ストア処理によって行なわれる。

８）次にデータ・レジスタ３内には、バイト「８」ない
しｒＦＪが読出されるが、上記処理３）の如くシフタ８
によって１バイト分シフトが行なわれる。

９）該シフト結果は、バツファ・メモリ１０−１内に「
９，Ａ，Ｂ，ＣＪと格納され、レジスタ９内に［Ｄ，Ｅ
，Ｆ，８Ｊとセットされる。

１０）このとき、データ・レジスタ３内には、上記処理
５）と同様な処理により、「１，２，３４，５，６，７
，ＦＪの形で転送される。

１１）そして上記処理６）と同様に、データ・レジスタ
３内には「１，２，３，４，５，６，７８」の形となり
、主記憶装置内にフル・ストフが行なわれる。

１２）以下同様に、第６図を参照して説明する如く、エ
ンド・カウンタＩによる特殊なストアか行なわれるまで
継続される。

第５図は、第３図図示矢印Ｂに対応する処理を説明して
いる。

該処理はＯＰ２が値「２」でありＯＰ１が値「１」であ
る場合を表わし、「シフト量」は差分が ＯＰ２−ＯＰｌ二［０００１Ｊ であることから、左１バイト分ソフトとしで指示され、
バツファ・メモリは両メモリ１０−０と１０−１とが交
互に使用されることが指示され、「反転処理」は行なわ
れずかつ「リフエツナ」が行なわれることが指示される
。

図中の符号３，８，９，１０−０，１０−１は夫々第１
図に対応している。

この場合の処理は第５図を参照すると明瞭な如く、次の
ように行なわれる。

１３）第２のオペランド・アドレスにもとずいて王記憶
装置１から８バイト分のデータが読出されろ。

このとき該アドレスの末尾３ビットが値「２」であるこ
とから図示朱印から始まるデータが第１のオペランド・
アドレス以降のアドレスにストアされるべきことが判る
。

１４）このときバツファ・メモリ１０−０と１０−１、
およびレジスタ９内には夫々ａないしｄ，ｅないしｈ，
ｉないしｌが格納されているものとする。

１５）このときシフト量は１バイト・シフトであり、シ
フタ８は図示の如きシフトを行なう。

１６）以下の処理は、上記処理４）ないし処理６）と同
様なものとなる。

１７）本処理の場合、「リフエツナ」が指示されでいる
ため、ストア処理が行なイつれる前に次のフエツナ処理
が行なわれる。

即ちデータ・レジスタ３内にバイト「８」ないしｒＦＪ
が読出され、以下上記処理８）ないし処理１２）と同様
なストア処理が行なわれる。

１８）即ち「リフエツチ」が指示されているときには、
最初のストアが行なわれるまでに２回分のフエツナ処理
が行なわれる。

第６図は、エンド・カウンタ１の内容が値「７」以下に
なったときにおいて、最終回のストア処理を行なう態様
を説明しでいる。

図中１８はエンド・カウンタの末尾３ビットを表わし、
該末尾３ビットが値「７」以下になったとき、指示され
たバイト数の転送が最後の１回で終ることを意味しでい
る。

該末尾３ビットが値ＪＯ００Ｊのとき部分ストア処理に
よりデータ・レジスタ３内の第０バイト目のデータのみ
がストアされ、以下同様に末尾３ビットが値［１１０Ｊ
のとき部分ストア処理により第０バイトないし第６バイ
トのデータがストアされる。

また末尾３ビットが値「１１１Ｊのときフル・ストア処
理により、データ・レジスタ３内の全バイトがストアさ
れる。

以上説明した如く、本発明によれば第２のオペランド・
アドレスと第１のオペランド・アドレスが夫々２°バイ
ト境界でみてどの位置であっても、両アドレス甲のｎビ
ットの内容の差分により、整列処理のモードが一義的に
決定され、正しく整列される。

そしてシフタ８によるシフト結果を保持手段に１時格納
して、上記整列処理モードにしたがってデータの移しか
えを行なうので、必要なハードウエア構成が簡単となる
。

【図面の簡単な説明】

第１図は本発明の一実施例構成、第２図はバイト整列処
理モードを決定する処理モード決定部の一実施例構成、
第３図は処理モード態様をまとめて表わしたテーブル、
第４図および第５図は夫々処理の状態を説明する説明図
、第６図は最終回のストア処理を説明する説明図を示す
。 図中、１は記憶装置、２はアドレス・レジスタ、３はデ
ータ・レジスタ、４は第２のオペランド・アドレス、５
は第１のオペランド・アドレス、６はカウンタ、γはエ
ンド・カウンタ、８はシフタ、９はシフト結果レジスタ
、１０−０．１０−１は夫々バツファ・メモリ、１４は
差分レジスタ、１５はデコーダ、１６はメモリ制御部、
１７はバツファ・メモリ制御部を夫々表わす。

Claims (1)

1. 【特許請求の範囲】 １ １回のアクセスにより２０バイト単位のデータを読
   出しまたは書込むよう構成される記憶装置と該読出され
   たデータまたは書込むべきデータを２０−１バイト単位
   で処理する処理装置とをそなえ、第２のオペランド・ア
   ドレスで与えられた番地から予め定められたバイト数分
   の記憶内容を、第１のオペランド・アドレスで与えられ
   た番地から上記予め定められたバイト数分の番地内に転
   送するデータ処理システムにおいて、上記第２のオペラ
   ンド・アドレスの予め定められたｎビットと上記第１の
   オペランド・アドレスの予め定められたｎビットとの差
   分を発生する差分発生手段、上記第２のオペランド・ア
   ドレスにもとすいて読出されたデータをシフトするシフ
   タ、該シックによるシフト結果を２°−１バイト単位で
   保持する少なくとも２つの保持手段をそなえ、上記差分
   発生手段によって抽出された差分情報にもとすいて、上
   記シフタに対するシフト量を決定すると共に上記少なく
   とも２つの保持手段の内容を転送する転送処理と上記記
   憶装置に対するアクセス処理とを制御するよう構成した
   ことを特徴とするデータ転送処理方式。 ２ 上記記憶装置に対するアクセスは差分情報にもとす
   いて最初のストア・アクセスを行なうようにされ、以後
   のストア・アクセスは上記第１のオペランド・アドレス
   から２ｎバイト分ずつ減算または加算して得たアドレス
   に対しで行なわれることを特徴とする特許請求の範囲第
   １項記載のデータ転送処理方式。 ３ 上記ストア・アクセスは、２ｎバイト以下のバイト
   数のデータをストアする際に上記記憶装置に対して部分
   書込みを行なうよう構成されることを特徴とする特許請
   求の範囲第１項または第２項記載のデータ転送処理方式
   。