JPS584280Y2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS584280Y2 JPS584280Y2 JP9449376U JP9449376U JPS584280Y2 JP S584280 Y2 JPS584280 Y2 JP S584280Y2 JP 9449376 U JP9449376 U JP 9449376U JP 9449376 U JP9449376 U JP 9449376U JP S584280 Y2 JPS584280 Y2 JP S584280Y2
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- fet
- vin
- input voltage
- gate
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Description
【考案の詳細な説明】
本考案は電界効果トランジスタを用いた論理回路に関す
る。
る。
論理回路、就中半導体集積回路中の論理回路にはその動
作特性の高速化が要求される。
作特性の高速化が要求される。
第２図ａに示すものは２個のｎ型チャンネル絶縁ゲート
形の電界効果トランジスタ（以下ＦＥＴという）Ｑ、、
Ｑ、を用いて構成した公知のインバータ回路であって、
Ｖｄｄ、Ｖｇｇ、Ｖｓｓはいずれも電源電圧、Ｖｉｎは
入力電圧、Ｖｏｕｔは出力電圧、Ｉｄ、。
形の電界効果トランジスタ（以下ＦＥＴという）Ｑ、、
Ｑ、を用いて構成した公知のインバータ回路であって、
Ｖｄｄ、Ｖｇｇ、Ｖｓｓはいずれも電源電圧、Ｖｉｎは
入力電圧、Ｖｏｕｔは出力電圧、Ｉｄ、。
Ｉｄ６は夫々ＦＥＴＱ６．Ｑ６を流れる電流、ＶＩ、Ｖ
Ｏは夫々入力端子、出力端子を示している。
Ｏは夫々入力端子、出力端子を示している。
第２図す、ｃは夫々前記インバータ回路の充電特性、放
電特性を示すものであって、入力電圧ＶｉｎとしてＶｉ
ｎｌ、Ｖｉｎ３を印加した場合に出力電圧Ｖｏｕｔが夫
々Ｖｏｕｔｌ 、Ｖｏｕｔ３になることを示している。
電特性を示すものであって、入力電圧ＶｉｎとしてＶｉ
ｎｌ、Ｖｉｎ３を印加した場合に出力電圧Ｖｏｕｔが夫
々Ｖｏｕｔｌ 、Ｖｏｕｔ３になることを示している。
該インバータ回路に入力電圧ＶｉｎとしてＶｉｒｇから
Ｖｉｎ３に変化する段階状入力電圧が入力端子ＶＩに与
えられた場合における出力端子■Ｏの接地負荷容量に対
する充電電流ＩｃはＩｃ＝Ｉｄ６−Ｉｄｓ（Ｖｉｎ＝Ｖ
ｉｎｓ）・・・（１）〔但しＩｄ５（Ｖｉｎ＝Ｖｉｎ３
）はＶ ｉ ｎ＝Ｖｉ ｎ３のときの電流■ｄ、。
Ｖｉｎ３に変化する段階状入力電圧が入力端子ＶＩに与
えられた場合における出力端子■Ｏの接地負荷容量に対
する充電電流ＩｃはＩｃ＝Ｉｄ６−Ｉｄｓ（Ｖｉｎ＝Ｖ
ｉｎｓ）・・・（１）〔但しＩｄ５（Ｖｉｎ＝Ｖｉｎ３
）はＶ ｉ ｎ＝Ｖｉ ｎ３のときの電流■ｄ、。
以下同様に記す〕で与えられ、これは第２図すのハツチ
ング部に対応している。
ング部に対応している。
第２図すから明らかな如く出力電圧ＶｏｕｔがＶｏｕ
ｔ３に接近するに従って電流■ｄ６が急減するので、充
電電流Ｉｃも急減し、これにより出力電圧Ｖｏｕｔの立
ち上がり時の遅延が犬となる。
ｔ３に接近するに従って電流■ｄ６が急減するので、充
電電流Ｉｃも急減し、これにより出力電圧Ｖｏｕｔの立
ち上がり時の遅延が犬となる。
なお該インバータ回路に入力電圧ＶｉｎとしてＶｉｎ３
からＶｉｎｌに変化する階段状入力が入力端子ＶＩに与
えられた場合における前記接地負荷容量の放電電流Ｉｄ
ｉｓは Ｉｄｉｓ ＝ Ｉｄ＝＋ （Ｖｉｎ ＝Ｖｉｎ１ ）
−Ｉｄａ ・・・（２）で与えられ、これは第２図Ｃの
ハツチング部に対応している。
からＶｉｎｌに変化する階段状入力が入力端子ＶＩに与
えられた場合における前記接地負荷容量の放電電流Ｉｄ
ｉｓは Ｉｄｉｓ ＝ Ｉｄ＝＋ （Ｖｉｎ ＝Ｖｉｎ１ ）
−Ｉｄａ ・・・（２）で与えられ、これは第２図Ｃの
ハツチング部に対応している。
第２図ａに示したインバータ回路は前述の如く、立ち上
がり時の遅延が犬であるという欠点を有しているので、
これを解決するために第３図ａに示す如く４個のＦＥＴ
Ｑ７．Ｑａ、Ｑ９ＩＱｌｏを用いたインバータ回路が本
願考案者により提案された（特顔昭５ｌ−５９３６２）
。
がり時の遅延が犬であるという欠点を有しているので、
これを解決するために第３図ａに示す如く４個のＦＥＴ
Ｑ７．Ｑａ、Ｑ９ＩＱｌｏを用いたインバータ回路が本
願考案者により提案された（特顔昭５ｌ−５９３６２）
。
同図においてＶｄｄ。Ｖｇｇ＋ ＋ Ｖｇｇ２＋ Ｖｓ
ｓ 、Ｖｃｔはいずれも回路に印加される電圧、Ｖｉｎ
は入力電圧、Ｖｏｕｔは出力電圧、Ｉｄ７．Ｉｄａ、Ｉ
ｄｏ、Ｉｄ＋。
ｓ 、Ｖｃｔはいずれも回路に印加される電圧、Ｖｉｎ
は入力電圧、Ｖｏｕｔは出力電圧、Ｉｄ７．Ｉｄａ、Ｉ
ｄｏ、Ｉｄ＋。
は夫々ＦＥＴＱ７ ｔ Ｑａ ＋ ＱＯ＋ Ｑｔ ｏを
流れる電流、ＶＩ、ＶＯは夫々入力端子、出力端子を示
している。
流れる電流、ＶＩ、ＶＯは夫々入力端子、出力端子を示
している。
第３図す、ｃは夫々このインパーク回路の充電特性、放
電特性を示すものであって入力電圧ＶｉｎとしてＶｉｎ
ｌ、Ｖｉｎ３を印加した場合に出力電圧Ｖｏｕ ｔが夫
々Ｖｏｕ ｔｌ 、 Ｖｏｕｔ３になることを示してい
る。
電特性を示すものであって入力電圧ＶｉｎとしてＶｉｎ
ｌ、Ｖｉｎ３を印加した場合に出力電圧Ｖｏｕ ｔが夫
々Ｖｏｕ ｔｌ 、 Ｖｏｕｔ３になることを示してい
る。
このインバータ回路において、まずＶｏｕｔが大きい場
合はＱ７がオフ、Ｑ９がオンであるから負荷電流はＩｄ
９で定まる。
合はＱ７がオフ、Ｑ９がオンであるから負荷電流はＩｄ
９で定まる。
またＶｏｕｔが小さい場合はＱ７がオン、Ｑ、がオフで
あるから負荷電流はＩｃ１７（Ｉｄａ）で定まる。
あるから負荷電流はＩｃ１７（Ｉｄａ）で定まる。
従って負荷特性は第３図す、ｃにＩｄ７＋■ｄ９で示す
如き負荷抵抗型となる。
如き負荷抵抗型となる。
第３図す、Ｃから理解されるようにこのインバータ回路
は第２図ａに示したインバータ回路に比して、立ち上が
り時の遅延は改良されているが、立ち下がり時の遅延は
むしろ犬であるという欠点がある。
は第２図ａに示したインバータ回路に比して、立ち上が
り時の遅延は改良されているが、立ち下がり時の遅延は
むしろ犬であるという欠点がある。
本考案は斯かる事情に鑑みてなされたものであって、立
ち上り時及び立ち下がり時の遅延を共に小とした論理回
路の提供を目的とし、以下に本考案をその実施例を示す
図面に基いて詳述する。
ち上り時及び立ち下がり時の遅延を共に小とした論理回
路の提供を目的とし、以下に本考案をその実施例を示す
図面に基いて詳述する。
本考案に係る論理回路（以下本案回路という）は第１図
ａのインバータ回路構成例に示す如く、４個のエンハン
スメント型ＦＢＴＱ、Ｑ２ 、Ｑ３ 。
ａのインバータ回路構成例に示す如く、４個のエンハン
スメント型ＦＢＴＱ、Ｑ２ 、Ｑ３ 。
Ｑ４を用い、第１のＦＥＴＱｌのソースと、第２のＦＥ
ＴＱ２のゲートと、第３のＦ Ｅ Ｔ Ｑｓのドレイン
とを接続し、また第３のＦＥＴＱ、のゲートと、第４の
ＦＥＴＱ、のゲートとを接続して入力端子ＶＩとし、第
２のＦＥＴＱ２のソースと、第３のＦＥＴＱ３のソース
と、第４のＦ Ｅ Ｔ Ｑ、のドレインとを接続して出
力端子ｖＯとする一方、第１のＦＥＴＱｔのドレイン及
びゲート、第２のＦＥＴＱ２のドレイン並びに第４のＦ
Ｅ Ｔ Ｑ、のソースには夫々電源電圧Ｖ ｇ ｇ
１及び■ｇｇ２、Ｖｄｄ並びにＶｓｓが印加されている
。
ＴＱ２のゲートと、第３のＦ Ｅ Ｔ Ｑｓのドレイン
とを接続し、また第３のＦＥＴＱ、のゲートと、第４の
ＦＥＴＱ、のゲートとを接続して入力端子ＶＩとし、第
２のＦＥＴＱ２のソースと、第３のＦＥＴＱ３のソース
と、第４のＦ Ｅ Ｔ Ｑ、のドレインとを接続して出
力端子ｖＯとする一方、第１のＦＥＴＱｔのドレイン及
びゲート、第２のＦＥＴＱ２のドレイン並びに第４のＦ
Ｅ Ｔ Ｑ、のソースには夫々電源電圧Ｖ ｇ ｇ
１及び■ｇｇ２、Ｖｄｄ並びにＶｓｓが印加されている
。
なおＶｉｎ。Ｖｏｕｔは夫々回路の入力電圧、出力電圧
、また■ｄ１．■ｄ２．■ｄ３．■ｄ４は夫々ＦＢＴＱ
、。
、また■ｄ１．■ｄ２．■ｄ３．■ｄ４は夫々ＦＢＴＱ
、。
Ｑ２．Ｑ３．Ｑ、を流れる電流である。
第１図ａに示す本案回路においては、ＦＥＴＱ、のオン
抵抗をＦＥＴＱ３のオン抵抗の数十倍にして、インバー
タ特性を持たせることにより、Ｑｔ 、 Ｑ２． Ｑａ
で構成する負荷を負性抵抗型としておく。
抵抗をＦＥＴＱ３のオン抵抗の数十倍にして、インバー
タ特性を持たせることにより、Ｑｔ 、 Ｑ２． Ｑａ
で構成する負荷を負性抵抗型としておく。
また中間ノード■Ｘの接地容量をＩｄ、（又はＩｄ３）
で充放電する時間は、出力端子ｖＯの接地負荷容量を■
ｄ２＋■ｄ３（又はＩｄ、）で充放電する時間に比して
十分小さくなるように設計しておく。
で充放電する時間は、出力端子ｖＯの接地負荷容量を■
ｄ２＋■ｄ３（又はＩｄ、）で充放電する時間に比して
十分小さくなるように設計しておく。
入力電圧が固定された場合の負荷特性は第３図ａの回路
と同様であるが、ＦＥＴＱ３のゲートに入力電圧Ｖ ｉ
ｎを印加することによって下記の如き特徴を有する。
と同様であるが、ＦＥＴＱ３のゲートに入力電圧Ｖ ｉ
ｎを印加することによって下記の如き特徴を有する。
第１図すは本案回路の出力特性を示すが、まず入力電圧
Ｖ ｉ ｎがＶｉｎ二Ｖ ｉｎ４となって犬である場合
は、出力電圧Ｖｏｕｔが犬でない限りＦＥＴＱ、がオフ
しないため、■ｄ２＋■ｄ３の極太値は小さくなる。
Ｖ ｉ ｎがＶｉｎ二Ｖ ｉｎ４となって犬である場合
は、出力電圧Ｖｏｕｔが犬でない限りＦＥＴＱ、がオフ
しないため、■ｄ２＋■ｄ３の極太値は小さくなる。
次に入力電圧ＶｉｎがＶｉｎ＝Ｖｉｎ３となって小であ
る場合は、出力電圧Ｖｏｕｔが小であってもＦＥＴＱ３
がオフするため、Ｉ ｄ２＋Ｉ ｄ３の極太値は大きく
なる。
る場合は、出力電圧Ｖｏｕｔが小であってもＦＥＴＱ３
がオフするため、Ｉ ｄ２＋Ｉ ｄ３の極太値は大きく
なる。
また入力電圧Ｖｉｎが■ｌｎ−■ｉｎ２と、Ｖｉｎｌ、
Ｖｉｎ３の中間にある値である場合は、第１図すにおけ
るＩｄ＋（Ｖｉｎ＝Ｖｉｎ２）とＩｄ２＋Ｉｄａ（Ｖｉ
ｎ＝Ｖｉｎｚ）の両特性曲線の交点Ａ、Ｂ、Ｃ夫ｋＫ対
応してＶ ｏ ｕ ｔ ＝ＶＡ ｔＶＢ ＋Ｖｃの解が
存在するが、Ａ、Ｃのみが安定点であり、入力電圧Ｖｉ
ｎがＶｉ ｎｌからＶｉｎ２に変化するときはＶ ｏ
ｕ ｔ −Ｖ Ａが、また入力電圧ＶｉｎがＶ ｉ ｎ
３からＶ ｉ ｎ２に変化するときはＶ ｏ ｕ ｔ
＝ＶＣが解となる。
Ｖｉｎ３の中間にある値である場合は、第１図すにおけ
るＩｄ＋（Ｖｉｎ＝Ｖｉｎ２）とＩｄ２＋Ｉｄａ（Ｖｉ
ｎ＝Ｖｉｎｚ）の両特性曲線の交点Ａ、Ｂ、Ｃ夫ｋＫ対
応してＶ ｏ ｕ ｔ ＝ＶＡ ｔＶＢ ＋Ｖｃの解が
存在するが、Ａ、Ｃのみが安定点であり、入力電圧Ｖｉ
ｎがＶｉ ｎｌからＶｉｎ２に変化するときはＶ ｏ
ｕ ｔ −Ｖ Ａが、また入力電圧ＶｉｎがＶ ｉ ｎ
３からＶ ｉ ｎ２に変化するときはＶ ｏ ｕ ｔ
＝ＶＣが解となる。
従って本案回路の伝達特性は第１図Ｃに示す如く弱いヒ
ステリシス特性を示す。
ステリシス特性を示す。
なお図においては、Ｖｉｎ＝Ｖｉｎｌのときのインパー
クの定常電流は比較のために第２図ａ、第３図ａに示す
回路の場合と同様としている。
クの定常電流は比較のために第２図ａ、第３図ａに示す
回路の場合と同様としている。
さて、今入力電圧Ｖ ｉ ｎとしてＶｉｎＩからＶｉｎ
３に変化する階段状入力電圧が入力端子ＶＩに与えられ
た場合には、出力端子■Ｏの接地負荷容量に対する充電
電流Ｉｃは ■ｃ＝（工ｄ２″＋Ｉｄｓ ） （Ｖ １ｎ＝Ｖ ｉ
ｎ３）Ｉｄ＜ （Ｖｉｎ＝Ｖ＋ ｎ３ ） ・・・（３
）で与えられ、これは第１図ｄに示す本案回路の充電特
性のハンチング部に対応しており、第２図ｂ、第３図す
との比較から明らかな如く、式（３）で与えられるＩｃ
は式（１）で与えられるＩｃ等より大きく、本案回路の
立ち上がり時の遅延は小となる。
３に変化する階段状入力電圧が入力端子ＶＩに与えられ
た場合には、出力端子■Ｏの接地負荷容量に対する充電
電流Ｉｃは ■ｃ＝（工ｄ２″＋Ｉｄｓ ） （Ｖ １ｎ＝Ｖ ｉ
ｎ３）Ｉｄ＜ （Ｖｉｎ＝Ｖ＋ ｎ３ ） ・・・（３
）で与えられ、これは第１図ｄに示す本案回路の充電特
性のハンチング部に対応しており、第２図ｂ、第３図す
との比較から明らかな如く、式（３）で与えられるＩｃ
は式（１）で与えられるＩｃ等より大きく、本案回路の
立ち上がり時の遅延は小となる。
次に入力電圧ＶｉｎとしてＶｉｎ３からＶｉｎＩに変化
する階段状入力電圧が入力端子ＶＩに与えられた場合に
は、前記接地負荷容量の放電電流Ｉｄｉｓは Ｉｄ ｉ ５＝Ｉ（Ｌ （Ｖｉ ｎ＝Ｖｉ ｎｌ ）
（Ｉｄ２＋Ｉｄａ ）（Ｖｉｎ−Ｖｉｎ、）・・・（
４） で与えられ、これは第１図ｅに示す本考案回路の放電特
性のハツチング部に対応しており、第２図Ｃ１第３図Ｃ
との比較から明らかな如く式（４）で与えられるＩｄｉ
ｓは式（２）で与えられるＩｄｉｓ と大差なく、また
第３図ａに示すインバータ回路における接地負荷容量の
放電電流より大きく、本案回路の立ち下がり時の遅延は
小である。
する階段状入力電圧が入力端子ＶＩに与えられた場合に
は、前記接地負荷容量の放電電流Ｉｄｉｓは Ｉｄ ｉ ５＝Ｉ（Ｌ （Ｖｉ ｎ＝Ｖｉ ｎｌ ）
（Ｉｄ２＋Ｉｄａ ）（Ｖｉｎ−Ｖｉｎ、）・・・（
４） で与えられ、これは第１図ｅに示す本考案回路の放電特
性のハツチング部に対応しており、第２図Ｃ１第３図Ｃ
との比較から明らかな如く式（４）で与えられるＩｄｉ
ｓは式（２）で与えられるＩｄｉｓ と大差なく、また
第３図ａに示すインバータ回路における接地負荷容量の
放電電流より大きく、本案回路の立ち下がり時の遅延は
小である。
以上詳述した如く本案回路は従来のインバータ回路に比
して、立ち上がり時、立ち下がり時の遅延がいずれも改
善されており、半導体集積回路の高速化が可能となる。
して、立ち上がり時、立ち下がり時の遅延がいずれも改
善されており、半導体集積回路の高速化が可能となる。
また本案回路の伝達特性は第１図Ｃに示す如きヒステリ
シス特性を示し、ケインが無限大であり、更に入力電圧
波形の立ち上がり（立ち下がり）が緩やかであって、し
かも入力電圧に雑音が含まれる場合においても、雑音が
除去され、且つ立ち下がり（立ち上がり）が急峻な出力
電圧を得ることが本案回路により可能となる。
シス特性を示し、ケインが無限大であり、更に入力電圧
波形の立ち上がり（立ち下がり）が緩やかであって、し
かも入力電圧に雑音が含まれる場合においても、雑音が
除去され、且つ立ち下がり（立ち上がり）が急峻な出力
電圧を得ることが本案回路により可能となる。
なお本案回路はＦＥＴＱ３．Ｑ、に、並列に他のＦＥＴ
を接続してＮＯＲ回路として、直列に接続してＮＡＮＤ
回路として使用することも可能である。
を接続してＮＯＲ回路として、直列に接続してＮＡＮＤ
回路として使用することも可能である。
またＶｄｄ、Ｖｇｇｌ 、Ｖｇｇ２としては固定電圧に
限らず時間的に変化する制御電圧、例えばクロックの様
な周期的な信号を用いることも可能である。
限らず時間的に変化する制御電圧、例えばクロックの様
な周期的な信号を用いることも可能である。
更に、前述の実施例においてはＦ Ｅ Ｔ Ｑ＋ −Ｑ
２．Ｑ３．Ｑ４としてエンハンスメンｌ−型のＦＥＴを
用いたが本考案においてはこれに限らずデプレッション
型のＦＥＴを用いることも可能であって、例えばＦ Ｅ
Ｔ Ｑ、をデプレッション型のＦＥＴとし、そのゲー
トに■ｇｇ２を印加する替りに、そのゲートをそのソー
スに接続して構成しても前同様の効果が得られる。
２．Ｑ３．Ｑ４としてエンハンスメンｌ−型のＦＥＴを
用いたが本考案においてはこれに限らずデプレッション
型のＦＥＴを用いることも可能であって、例えばＦ Ｅ
Ｔ Ｑ、をデプレッション型のＦＥＴとし、そのゲー
トに■ｇｇ２を印加する替りに、そのゲートをそのソー
スに接続して構成しても前同様の効果が得られる。
図面は本考案の実施例を示すものであって、第１図ａは
本考案に係るインパーク回路の回路図、第１図す、ｃ、
ｄ、ｅは夫々この回路の出力特性図、伝達特性図、充電
特性図、放電特性図、第２図ａ、第３図ａは従来公知の
インパーツ回路の回路図、第２図す、ｃ及び第３図す、
ｃは夫々第２図ａ及び第３図ａに示したインバータ回路
の充電特性図、放電特性図である。 Ｑ、、Ｑ２．Ｑ、、Ｑ＜・・・・・・ＦＥＴ、ＶＩ・・
・・・・入力端子、■Ｏ・・・・・・出力端子、■Ｘ・
・・・・・中間ノード。
本考案に係るインパーク回路の回路図、第１図す、ｃ、
ｄ、ｅは夫々この回路の出力特性図、伝達特性図、充電
特性図、放電特性図、第２図ａ、第３図ａは従来公知の
インパーツ回路の回路図、第２図す、ｃ及び第３図す、
ｃは夫々第２図ａ及び第３図ａに示したインバータ回路
の充電特性図、放電特性図である。 Ｑ、、Ｑ２．Ｑ、、Ｑ＜・・・・・・ＦＥＴ、ＶＩ・・
・・・・入力端子、■Ｏ・・・・・・出力端子、■Ｘ・
・・・・・中間ノード。
Claims (1)
- 少くとも４個のＦＥＴを用い、第１のＦＥＴのソースと
、第２のＦＥＴのゲートと、第３のＦＥＴのドレインと
を接続し、また第３のＦＥＴのゲートと、第４のＦＥＴ
のゲートとを接続して入力端子とし、第２のＦＥＴのソ
ースと、第３のＦＥＴのソースと、第４のＦＥＴのドレ
インとを接続して出力端子とする一方、第１のＦＥＴの
ドレイン及びゲート並びに第２のＦＥＴのドレインを夫
々電源に接続するように構成したことを特徴とする論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9449376U JPS584280Y2 (ja) | 1976-07-14 | 1976-07-14 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9449376U JPS584280Y2 (ja) | 1976-07-14 | 1976-07-14 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5313063U JPS5313063U (ja) | 1978-02-03 |
| JPS584280Y2 true JPS584280Y2 (ja) | 1983-01-25 |
Family
ID=28705022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9449376U Expired JPS584280Y2 (ja) | 1976-07-14 | 1976-07-14 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584280Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155962U (ja) * | 1983-04-04 | 1984-10-19 | 三宝伸銅工業株式会社 | 包装用キヤツプ |
-
1976
- 1976-07-14 JP JP9449376U patent/JPS584280Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5313063U (ja) | 1978-02-03 |
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