JPS5841540B2 - イメ−ジデ−タ間の高速乗除算方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、ディスプレイシステムに於いて、リアルタイ
ムで画像処理を行なって表示し得るイメージデータ間の
高速乗除算方式に関するものである。

従来のディスプレイシステムに於いては、例えば第１図
に示すように、画像メモリ１から１画素づつ読出して、
画像処理部２でイメージデータ間の対比、画像の特徴抽
出、階調の強調、スペクトラム分解したデータに対する
各種フィルタリング処理等の画像処理を行なってディス
プレイ部５の画面メモリ６に加え、この画面メモリ６の
内容をテレビスキャンに従って読出してブラウン管等の
表示部７により表示するものであった。

なお３は画像入力部で、画像情報を画像処理部２を介し
て画像メモリ１或は画面メモリ６に加えるものであり、
又４は制御入力部で、画像処理１部２の制御情報をキー
ボード等により入力するものである。

このような従来の構成に於いては、画像処理部２で逐次
処理により所定の演算処理を行なうものであって、相当
な時間を要するのが一般的であるから、オペレータとの
対話型式でリアルタイムによる画像処理表示を行なうこ
とは困難であった。

本発明は、画面メモリから続出して表示する過程で各種
の演算処理を行なわせ、且つその演算のうち乗算及び除
算を高速で行なわせて、画像処理をリアルタイムで行な
い得るようにすることを目的とするものである。

以下実施例について詳細に説明する。

第２図は本発明の実施例のブロック線図であり、１１は
画像メモリ、１２は画像処理部、１２ａは画像制御部、
１３は画像入力部、１４は制御入力部、１５はディスプ
レイ部、１６は画面メモリ、１７は表示部、１８は演算
部である。

画面メモリ１６と表示部１７との間に演算部１８を設け
たことにより、階調を有する画像データ即ちイメージデ
ータを、画面メ）モリ１６から読出サイクルで演算部１
８に於いてリアルタイムで各種演算を行なって表示部１
７で処理画像の表示を行なうものである。

又演算部１８は画像制御部１２ａからの制御情報に従っ
て各種演算を行なうものである。

第３図はディスプレイ部１５の詳細なブロック線図であ
り、画面メモリ１６が２個のメモＩＪＭＬＭ２から成る
場合を示すものであるが、本発明はこれに限定されるこ
となく、更に多くのメモリにより構成することもできる
。

又演算部１８はルックアップテーブルＬＵＴ１〜ＬＵＴ
３及び論理演算回路ＡＬＵから構成され、ルックアップ
テーブルＬＵＴ１〜ＬＵＴ３は、それぞれ輝度レベル数
の容量のＲＡＭ（ランダムアクセスメモリ）により構成
され、イメージデータの輝度レベルの変換機能を有する
ものである。

又論理演算回路ＡＬＵは、和、差、論理和、論理積等の
２項演算機能を有するものである。

又同期信号発生回路ＳＹＧから水平同期、垂直同期等の
同期信号等が発生されて画面メモリ１６及び混合回路Ｍ
ＩＸに加えられる。

又演算部１８の出力はＤＡ変換器ＤりＡによりアナログ
信号に変換され、混合回路ＭＩＸを介して表示部１７に
加えられる。

画像制御部１２ａと画面メモリ１６及び演算部１８とは
データバスＤＢを介して接続され、画像処理部１２から
のイメージデータは画面メモリ１６に書込まれ、演算部
１８には機能指定制御データが加えられる。

画面メモリ１６の読出データはルックアップテーブルＬ
ＵＴ１ 、ＬＵＴ２のアドレスとなるもので、それによ
って輝度レベルが所定の関数に従って変換されて論理演
算回路ＡＬＵに加えられる。

この論理演算回路ＡＬＵの演算出力データはルックアッ
プテーブルＬＵＴ３のアドレスとなるもので、このルッ
クアップテーブルＬＵＴ３により例えば逆変換が行なわ
れる。

第４図はルックアップテーブルＬＵＴ１〜ＬＵＴ３の要
部ブロック線図であり、８ビツト構成の場合について示
すものである。

同図に於いてＭ＝ｌｌ＝０〜Ｍ＋７は例えば１ビツト×
２５６の容量のメモリ、ＳＥＬはセレクタ、ＷＡＧはラ
イトアドレス発生回路、Ａｄはアドレス端子、Ｒ／Ｗは
リードライト制御端子、Ｄｏはデータ出力端子、Ｄｉは
データ入力端子である。

メモリＭ４０〜Ｍ＋７へは、変数＝アドレス、関数−デ
ータの形式で所定の関数を書込んでおくものであり、そ
の書込みは、リードライト制御信号Ｒ−Ｗがライトを示
すものとなり、クロックＣＬＫをライトアドレス発生回
路ＷＡＧがカウントして８ビツトのアドレスＡＤを発生
し、ライトモードであることによりセレクタＳＥＬはそ
のアドレスＡＤをメモリＭ＝［）〜Ｍ＋７のアドレス端
子Ａｄに加える。

又画像制御部１２ａからデータＤＩがメモｌＪＭ＋０〜
Ｍ＋７のデータ入力端子Ｄｉに加えられて書込みが行な
われる。

書込みの完了後、リードライト制御信号Ｒ−Ｗがリード
を示すものとなると、セレクタＳＥＬは入力データＺｉ
を選択してメモｌＪＭ４）−０−Ｍ＋７のアドレスとし
て加える。

従ってデータ出力端子Ｄｏからは、入力データＺｉが所
定の変換を受けた出力データＺｏとして出力される。

ルックアップテーブルＬＵＴ１ 、ＬＵＴ２に対数関数
、論理演算回路ＡＬＵの出力を加えるルックアップテー
ブルＬＵＴ３に指数関数を書込んでおくことにより、メ
モリＭ１ 、Ｍ２からのイメージデータの乗算又は除算
が次のように行なわれる。

メモリＭ１からのイメージデータをＺｉｌ、メモリＭ２
からのイメージデータをＺｉ２とすると、ルックアップ
テーブルＬＵＴ１ 、ＬＵＴ２ではそれぞれイメージデ
ータＺｉｌ、Ｚｉ２をアドレスとして出力データＺｏｌ
、Ｚｏ２が読出され、Ｚｏｌｌｏｇ（Ｚｉｌ） 、 Ｚ
ｏ １ ＝ ｌｏｇ（Ｚｉ２）の変換が行なわれるこ
とになる。

この出力データＺｏ１．Ｚｏ２は論理演算回路ＡＬＵに
加えられ、乗算の場合は加算、除算の場合は減算の演算
が行なわれ、演算結果Ｚｉ３がルックアップテーブルＬ
ＵＴ３のアドレスとなって出力データＺｏ３が読出され
、この場合は指数関数となるので、ルックアップテーブ
ルＬＵＴＬ２により変換されたイメージデータの逆変換
が行なわれることになる。

従って乗算の場合は、 で表わされるものとなり、又除算の場合はで表わされる
ものとなる。

ルックアップテーブルＬＵＴ１〜ＬＵＴ３の読出速度の
高速化は容易であり、又論理演算回路ＡＬＵの速度は、
乗算や除算に比較して加算や減算は高速とすることがで
きるので、メモＩＪＭＬＭ２からのイメージデータＺｉ
ｌ、Ｚｉ２の乗算又は除算を高速で行なわせることがで
きるものとなり、画面メモリ１６の読出す・イクル中に
演算を行な・うことができるものとなる。

なおルックアップテーブルＬＵＴ１〜ＬＵＴ３の関数が
固定的なものであれば、ＲＯＭ（す・−ドオンリーメモ
リ）又はＦＲＯＭ（プログラマツルリ・−ドオンリーメ
モ））を用いることも可能である。

第５図は前述の乗算及び除算の方式を適用したディスプ
レイシステムのブロック線図を示すもので、Ｌ Ｕ Ｔ
１〜ＬＵＴ３ 、ＡＬＵ、Ｄ／Ａ、ＭＩＸ。

ＳＹＧは第３図に示すルックアラブチ・−プル、論理演
算回路、ＤＡ変換器、混合回路、同期信号発生回路であ
る。

又５ＷＩ−８Ｗ１１はスイッチでスイッチ制御部ＳＷＣ
により制御される。

又Ｇｒ１〜Ｇ ｒ ４は１画素が２値で記憶されている
グラフィックメモリ、Ｉｍ１〜Ｉｍ３は１画素が８ビッ
トで記憶されているイメージメモリで、それぞれメモリ
制御部ＭＣＵで制御される。

又ＣＲＴ１−ＣＲＴ３は白黒のブラウン管表示部、ＣＲ
Ｔ４はカラーのブラウン管表示部、Ｃ８Ｇはカーソル発
生部、Ｃ３ＧＣはカーソル制御部、Ｃ３ＥＬはカラーセ
レクタ、Ｃ８Ｃはカラーセレクク制御部、ＲＢＢはリー
ドバックバッファ、ＲＢＢＣはり一ドバツクバツファ制
御部、ＰＣＴは擬似カラーテーブル、ＰＣＴＣは擬似カ
ラーテーブル制御部、ＡＬＵＣは論理演算制御部、ＬＵ
ＴＣはルックアップテーブル制御部、ＲＷＣはリードラ
イト制御部、ＤＢはデータバス、ＡＢはアドレスバス、
ＩＢは内部バスである。

又Ｏ８Ｃは例えば２５ＭＨ７，のクロックを発生する発
振器、ＤＳＴは同期信号発生回路ＳＹＧを介したクロッ
クを分配するクロック分配回路、ＦＧはキャラクタ発生
、ベクトル発生、ドツト発生等のファンクション発生回
路、ＦＭはそのメモリ、ＣＭは制御用のメモリ、μＣＰ
Ｕはマイクロコンピュータ、ＢＵＳＣはバス制御部、Ｉ
ＮＦＣはインタフェース制御部、ＩＮＦＡはインタフェ
ースアダプタ、ＨＣＢはバス、ＨＣＰＵはホストコンピ
ュータ、■ＤＣは入力装置制御部、ＴＲＢはトラックボ
ール、ＰＷは電源部である。

例えばイメージデータＡ、Ｂの対比として（Ａ斗−Ｂ）
／（Ａ−Ｂ）の演算処理を行なう場合、イメージデータ
Ａ、Ｂを例えばイメ・−ジメモリＩｍ１ 、 Ｉｍ２へ
メモリ制御部ＭＣＵの制御によって書込む。

なおイメージメモ’）Ｉｍｌ−Ｉｍ３が前述の実施例に
於ける画面メモリに相当するものである。

イメージメモリ１ｍｌ、Ｉｍ２の内容はスイッチＳＷ４
、ＳＷ５及びスイッチＳＷ７ 、ＳＷ８をそれぞれ介
して論理演算回路ＡＬＵに加えられて（Ａ＋Ｂ）及び（
Ａ−Ｂ）の演算結果かり・−ドパツク機能によりイメー
ジメモリＩｍ１．Ｎｍ２に転送される。

即ちスイッチ５Ｗ１０を介して演算結果かり・−ドパツ
クバッファＲＢＢに加えられ、リー＝ドパツクバッファ
制御部ＲＢＢＣを介しで内部ハスＩ Ｂ経由でイメ・−
ジメモリＩｒｎ１ 、 Ｉｍ２ｍ２二まれる。

次にイメージメモリＩｍ１．Ｉｍ２の内容の（Ａ十Ｂ）
及び（Ａ−Ｂ）はスイッチＳＷ４゜ＳＷ５を介してルッ
クアップテーブルＬＵＴ１゜ＬＵＴ２のアドレスとなり
、対数に変換されて論理演算回路ＡＬＵにスイッチＳＷ
７ 、ＳＷ３を介して加えられ、減算結果がスイッチＳ
Ｗ６を介してルックアップテーブルＬＵＴ３のアト１／
スとして加えられる。

従ってルックアップテーブルＬＵＴ３の読出データは、
減算結果の指数関数変換を示すものとなって、（Ａ＋Ｂ
）／（Ａ−Ｂ ）の演算結果が求まり、スイッチＳＷ
９ 、ＳＷｌ ０を介してＤＡ変換器ＤりＡに加えられ
、混合回路ＭＩＸを介して表示部ＣＲＴ３に加えられて
表示される。

１画面全体のテレビスキャンは１／６０秒であり、ルッ
クアップテーブルＬＵＴＩ 、ＬＵＴ２による変換、論
理演算回路ＡＬＵによる減算、ルックアップテーブルＬ
ＵＴ３による変換は、殆んどデータの転送に要する時間
程度の極めて短時間に行なイっれるので、リードパック
操作に要する時間を加えても、５１２Ｘ５１２の画素か
らなる画像処理を僅かｊよ時間で実行できるものとなる
。

なおスイッチＳＷ１〜ＳＷ３は任意の端子間の接続が可
能なもので、グラフィッメモ’Ｊ Ｇ ｒ １〜Ｇｒ４
の伺れか１個又は複数個を選択して、その内容をブラウ
ン管表示部ＣＲＴ１〜ＣＲＴ３の倒れか１個又は複数個
に表示することができるものである。

又擬似カラーテーブルＰＣＴは、輝度レベルを色に変換
して輝度レベルの差を色によって識別し易いようにする
等の処理を行なうものである。

以上説明したように、本発明は、イメージデータを記憶
した画面メモリの読出データをルックアップテーブルＬ
ＵＴ１ 、ＬＵＴ２により対数に変換し、乗算の場合は
加算、除算の場合は減算処理を行ない、その演算結果を
ルックアップテーブルＬＵＴ３により指数変換するもの
で、乗算又は除算が単なる加算又は減算処理となるから
高速で実行することができる。

又ルックアップテーブルによる変換も高速読出しが可能
のメモリを用いることにより極めて短時間で実行するこ
とができる。

従って画面メモリからテレビスキャンに従って読出して
表示する過程で、イメージデータ間の対比等の処理を行
なうことができ、画像情報の解析等が容易になるもので
ある。

なお論理演算回路ＡＬＵの演算結果出力は対数となって
いるが、ダイナミックレンジの関係等により、逆変換を
施すことなく、そのまま表示部に加えて表示させること
もできる。

又ダイナミックレンジを超すような変換結果が得られる
ような場合に、逆変換を行なうルックアップテーブルＬ
ＵＴ３の関数を変更することもできる。

その他本発明は前述の実施例にのみ限定されることなく
、種々付加変更し得るものである。

【図面の簡単な説明】

第１図は従来のディスプレイシステムのブロック線図、
第２図は本発明の実施例のブロック線図、第３図は本発
明の実施例のディスプレイ部のブロック線図、第４図は
本発明の実施例のルックアップテーブルの要部ブロック
線図、第５図は本発明の実施例のディスプレイシステム
のブロック線図である。 第３図に於いて、１６は画面メモＩＪ、Ｍｌ 、Ｍ２は
メモリ、１７は表示部、１８は演算部、ＬＵＴ １〜Ｌ
ＵＴ３はルックアップテーブル、ＡＬＵは論理演算回路
、Ｄ／ＡはＤＡ変換器、ＭＴＸは混合回路、ＳＹＧは同
期信号発生回路である。

Claims (1)

【特許請求の範囲】
1. １ イメージデータを記憶する複数の画面メモリ、該画
   面メモリの読出データをアドレスとして該読出データを
   対数変換する複数のルックアップテーブル、該複数のル
   ックアップテーブルの読出データを加算又は減算する論
   理演算回路、該論理演算回路の演算結果をアドレスとし
   て該演算結果を指数変換する少なくとも１個のルックア
   ップテーブルを備え、イメージデータ間の乗算又は除算
   を行なうことを特徴とするイメージデータ間の高速乗除
   算方式。