JPS5840749B2 - パタ−ン発生装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、パターン発生装置、特に文字パターン、図形
パターンなどを数種類の線分に分解して並列的に処理し
高速に発生するパターン発生装置に関するものである。

従来の文字パターン発生装置は、パターンをそのままド
ツトパターンとして記憶する事が多かった。

しかし明朝体、ゴシック体等の複数の字体やこれらの複
数のサイズ、それに加えて複数の図形のパターンを同時
に記憶するには膨大な容量をもつメモリを必要とし、装
置の小型化、経済化のネックになってきた。

例えば１２８Ｘ１２８の高品質は漢字パターンを６００
０種記憶するには約１００Ｍビットもの容量をもつメモ
リを用意しなければならない。

また文字パターン、図形パターン等をストローク化して
記憶する方式は、ドツトパターン方式に比較して、メモ
リの使用量は減少するが１パターンに含まれている複数
のストロークを順次ドツトに変換するため時間がかかり
、直線発生器、円弧発生器等の・・−ドウエア量が増加
するという欠点があった。

更に特公昭５４−７４１６号公報記載の発明の場合、メ
モリに記憶されたストローク情報を順次処理して、メモ
リに書き込むためストローク情報の数が増えると発生速
度が遅くなるといった欠点があった。

本発明は、１パターン中に含まれる複数のストロークを
複数のパターン発生回路で生威し、該パターン発生回路
の出力の論理和をとって外部に出力し、さらに記憶して
いるストロークを縦方向と横方向の２方向の情報にする
などによって、パターン発生の速度の向上と発生回路の
・・−ドの簡素化とハード量の減少をはかることを目的
としている。

第１図は本発明の実施例であって、１０１はパターンの
ストローク情報を記載するメモリ、１０２１〜１０２
はメモリ１０１のストローク情報をもとにストローク
のドツトパターンを発生する複数のストローク情報処理
部、１０３１〜１０３Ｎはストローク情報処理部の出力
を一時記憶する複数のバッファメモリ、１０４はバッフ
ァメモリ１０３１〜１０３ の出力の論理和をとる回路
（ＯＲ回路あるいはワイヤーＦＯＲ）であり、１０５は
論理和回路１０４の出力を本装置外部へ出力するドツト
パターン出力部、１０６は入出力制御部であってストロ
ーク情報処理部１０２１〜１０２Ｎやドツトパターン出
力部１０５０入出力の制御を行なうもの、１０７はＣＰ
Ｕであってメモ１Ｊ１０１やストローク情報処理部１０
２１〜１０２Ｎや人出力制御部１０６を制御するものを
表わす。

第２図はドツトパターン出力部１０５から出力されるド
ツトパターンの一例である。

第２図に示したドツトパターンをストローク情報として
、第３図のようにメモリ１０１に記憶する。

第４図１は横方向のストロークの情報形式であり、第４
図２は縦方向のストロークの情報形式である。

ＣＩ 、Ｃ２は横、縦の種別を示す情報、Ｘｌ。

Ｘｌ、Ｘは横座標、Ｙｌ、Ｙｌ、Ｙは縦座標の情報を示
す。

第５図はストローク情報処理部１０２の実施例であり、
５０１はメモリ１０１のストローク情報を一時記憶して
制御信号Ｓ１によって分配するレジスタゲート回路、５
０２〜５０４はレジスタゲート回路５０１からの信号を
一時記憶するレジスタ、５０５は加算回路、５０６は加
算回路５０５の出力とレジスタ５０２の出力とを制御信
号ＲＡによって選択して一時記憶する機能をもつレジス
タ、５０７は加算回路５０５の出力とレジスタ５０３の
出力とを比較して一致したかどうかを検出する比較回路
、５０８はストローク情報処理部１０２０制御回路であ
る。

５０９は加算回路５０５の出力とレジスタ５０４の出力
とからバッファメモリ１０３のアドレスな生成するパタ
ーン座標アドレス変換部である。

第１図、第５図に示す本発明装置の動作を説明する。

ＣＰＵ１０７はメモリ１０１から第４図１に示されるス
トローク情報を解読し、入出力制御部１０６にストロー
ク情報が横方向であることを知らせる。

入出力制御部１０６は、ストローク情報処理部１０２に
制御信号Ｓ１とＣＰＵからの命令が書き込み系であるの
か読み出し系であるのかを区別する制御信号ＲＷを送り
、ストローク情報処理部の制御回路５０８は人出力制御
部に制御信号ＢＳＹを１にしてストローク情報処理部が
実行中であることを示す。

次に制御信号Ｓ１によってレジスタケート回路５０１は
、ＣＰＵ１０７から送られるストローク情報ＸＩ、Ｙ、
Ｘ２（第３図に示されるストローク情報は各々の座標が
５ビツトで表わされるので、このストローク情報は計１
５ビットである。

またＸｌくＸｌとする）をそれぞれレジスタ５０２、レ
ジスタ５０４、レジメン タ５０３に出力する。

制御回路５０８はレジスタ５０２〜５０４に制御信号Ｒ
１〜Ｒ３を送り、データをラッチする。

レジスタ５０２の一時記憶の内容Ｘ１を制御回路５０８
からの制御信号ＲＡによってレジスタ５０６にセットす
る。

ここで制御回路５０８から加算回路５０５に送られる加
算信号ＡＤをＯにする。

制御回路５０８はＶＨ信号（ストローク情報の縦、横を
区別する信号で、ＶＨ＝１のとき横、０のとき縦方向と
する）を１として、パターン座標アドレス変換部５０９
に送出し、加算回路５０５０出力Ｘ１とレジスタ５０４
の出力Ｙとによる座標Ｘ１．Ｙからバッファメモリ１０
３のアドレスを生成する。

そして該アドレスに対応するバッファメモリ１０３０ビ
ツトに１を入力する。

（但し、バッファメモリは最初すべてＯとする）。

バッファメモリ１０３に書き込むと同時に比較回路５０
７は、加算回路５０５の出力Ｘ１とレジスタ５０３の出
力Ｘ２とを比較し、Ｘ１＝Ｘ２ならば制御回路５０８に
１ストローク情報のドツトパターンの書き込みが終了で
あることを示す制御信号ＨＬＴを出力する。

制御回路５０８は制御信号ＨＬＴを受けとると制御信号
ＢＳＹをＯにして、入出力制御部１０６に実行終了であ
ることを知らせる。

またＸｌべＸｌならば制御回路５０８は加算回路５０５
に加算信号ＡＤを１にして送る。

パターン座標アドレス変換部５０９では加算回路５０５
の出力Ｘ１＋１とレジスタ５０４の出力Ｙとをもとにバ
ッファメモリ１０３の所定のアドレスを生威し、該アド
レスの内容を１にする。

以上の動作を繰り返すことによりバッファメモリ１０３
に１本の横方向のストロークがドツトパターンで記憶さ
れることになる。

縦方向のストローク情報（第４図２の場合、入出力制御
部１０６からの制御信号Ｓ１の内容を横方向のときに変
え、レジスタ５０２に￥１、レジスタ５０３にＹｌ（但
しＹｌくＹｌとする）、レジスタ５０４にＸをセットし
、パターン座標アドレス変換部５０９に送出するＶＨ信
号をＯにして、パターン座標アドレス変換部５０９はス
トローク情報の縦方向に対応した所定のアドレスを生成
する。

後は横方向の場合と同様に動作を繰り返す。

本発明装置は以上のようへストローク情報処理部１０２
、バッファメモリ１０３を複数個もっことを特徴として
おり、ＣＰＵ１０７はメモリ１０１からストローク情報
を取り出し、入出力制御部１０６に制御を渡し、ストロ
ーク情報処理部１０２１にストローク情報を送ると、他
のストローク情報をストローク情報処理部１０２２に送
るというように、各ストローク情報処理部１０２で独立
にストローク情報からドツトパターンを生成する。

第３図に示されている「値」という漢字の横方向、縦方
向のストロークをそれぞれ２つのストローク情報処理部
１０２’、１０２２に送ったとすると、最終的にバッフ
ァメモリ１０３１のドツトパターンは第６図、バッファ
メモリ１０３２のドツトパターンは第７図のようになる
。

ストローク情報のストローク情報処理部１０２への配分
に当っては人出力制御部１０６が複数のストローク情報
処理部１０２から送られてくるＢＳＹ信号をもとに制の
する。

ストローク情報にもとすいてドツトパターンを生威し終
わると、ＣＰＵ１０７は入出力制御部１０６に読み出し
命令を出し、人出力制御部１０６はすべてのストローク
情報処理部１０２に制御信号ＲＷを読み出し系にして送
り、匍制御信号ＲＷを受けとった制御回路５０Ｂは、バ
ッファメモリ１０３に順次アドレスを送り出し、バッフ
ァメモリ１０３からドツトパターンを出力する。

ドツトパターン出力部１０５は複数のバッファメモリ１
０３の出力の論理和をとった信号をドツトパターン出力
部１０５内のバッファレジスタに順次記憶し、データバ
ス上に出力する。

このとき複数の制御回路５０８の複数のバッファメモリ
１０３へのアドレス送出のタイミングとドツトパターン
出力部１０５のバッファレジスタへの格納のタイミング
とは一致してＬ・ることか望まれる。

すべてのドツトパターンを送り出すと、入出力側針部１
０６はＣＰＵ１０７からの命令にもとすいて、１ドツト
パターン生成するのに使われたバッファメモリ１０３を
クリアする信号をストローク情報処理部１０２に送出す
る。

以上が本発明装置の動作概要であるが、メモリ１０１に
は縦、横方向のストローク情報を始めから記憶している
必要はなく、適当なパターンのテークから、第４図に示
されるストローク情報を生成してメモリ１０１に記憶し
ておくことも可能である。

またストローク情報を縦、横方向に限ったが、傾きをも
つストローク情報であっても、ストローク情報処理部１
０２に加算回路、比較回路、レジスタを付加して縦、横
両方向とも数種類（０かｌだゆではなく２以上も、加算
信号ＡＤに加えられる）の加算信号を用意すれば可能で
ある。

このようにハードウェア横取が簡単な回路を複数個用意
し、これらの制御を入出力制御部１０６あるいはＣＰＵ
１０７で行ない、ドツトパターン出力時に、複数個のバ
ッファメモリ１０３の論理和をとった信号を出力するた
め、ストローク情報からドツトパターンへの変換を高速
に行なうことが可能である。

また基本的には縦方向と横方向の２方向にドツトパター
ン発生を限るようにするとハード量が、線分発生器や円
弧発生器等を用いる場合よりも減少する。

以上説明したように本発明によれば、（１）複数のスト
ローク情報からなるパターンを順次ドツトパターンに変
換するのではなく、複数の変換回路とバッファメモリを
持ち、複数のバッファメモリの論理和をとって装置外部
へ出力するため、ドツトパターン発生が高速になる。

（２）ストローク情報を基本的に縦、横２方向に限るよ
うにすればノ・−ド量が少ない、（３）ドツトパターン
をそのまま記憶するのに比べてメモリ容量が少ない、等
の利点がある。

【図面の簡単な説明】

第１図は本発明装置の一実施例構成、第２図は装置外部
へ出力するドツトパターンの例、第３図は第２図のパタ
ーンをストロークで表わした説明図、第４図は横方向、
縦方向のストローク情報の一実施例態様、第５図は第１
図に示すス）ｏ−り情報処理部の一実施例構成図、第６
図は第３図図示のパターンに対応した横方向のストロー
クのドツトパターン、第７図は第３図図示のパターンに
対応した縦方向のストロークのドツトパターンを示す。 １０１・・・・・・メモリ、１０２・・・・・・ストロ
ーク情報処理部、１０３・°°・パバツファメモリ、１
０４・・・・・・論理和回路＞ １０５・・・・−ドツ
トパターン出力部、１０６・・・・・・入出力制御部、
１０７・・・・・・ＣＰＵ、５０１・・・・・・レジス
タゲート回路、５０２〜５０４・・・・・・レジスタ、
５０５・・・・・・加算回路、５０６・・・・・・レジ
スタ、５０７・・・・・・比較回路、５０８・・・・・
・制御回路、５０９・・・・・・パターン座標アドレス
変換部。

Claims (1)

【特許請求の範囲】
1. １ 指定された図形の図形パターンを発生するパターン
   発生装置において、該指定された図形パターンを構成す
   る各ストロークの始点と終点を記憶する第１のメモリと
   、該第１のメモリの記憶内容にもとすいてＮ種のドツト
   パターンを並列に発生する手段と、該発生されたＮ個の
   ドツトパターンを記憶するＮ個の第２のメモリと、該第
   ２のメモリの出力の論理和をとって合成し、該合成され
   たパターンを装置外部へ出力する手段とを持つ事を特徴
   とするパターン発生装置。