JPS5837629B2

JPS5837629B2 - 計数表示方式

Info

Publication number: JPS5837629B2
Application number: JP53015242A
Authority: JP
Inventors: 憲二古田; 政信佐藤
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1978-02-13
Filing date: 1978-02-13
Publication date: 1983-08-17
Also published as: JPS54107717A; DE2905476A1; US4214282A

Description

【発明の詳細な説明】本発明は、例えばカセットテープレコーダ等に於るテー
プ走行量の計数表示方式に関する。

カセットテープレコーダ等の録音再或機では、一般的に
機構的なテープカウンタによりテープ走行量を表示して
いるが、近年、このテープカウンタに例えば液晶表示装
置等の電子光学的表示装置を用い、且つこの表示装置に
テープ走行量を含む種々の情報、例えば計時情報等を同
時的あるいは排他的に表示させるものが考えられ実用化
されつつある。

ところで、上記表示装置にテープ走行量の他に他の種々
の情報を表示させる場合、換言すればカセットテープレ
コーダ等の装置そのものが上述した他の情報をも扱う機
能を有している場合、内部回路では、テープ走行量のカ
ウントの他に計時情報を得る為の計時動作あるいはリピ
ートプレイ等の為のカウント内容判断動作等が同時的に
遂行されなげればならない。

しかして、これ等の動作を例えばマイクロプログラムに
よるシーケンシャルコントロールで行う場合、特に高速
のカウントパルスが出力された際、つまりテープの走行
が早い場合には他の機能のコントロール中にカウントパ
ルスが入力されカウントミスを起ス虞れがあった。

第１図は従来のこのような例を示したタイムチャートで
あり、第１図ａの如くのパルス（このパルスの出力周期
はビンチローラあるいはリール軸の回転周期と１；１の
関係にある）が出力されると、装置内の計数部は第１図
ｂに示す如く上記パルスの立上りに同期して計数動作を
行ない、引き続きリピートプレイ等の為の判断動作が同
図Ｃに示す如く行なわれる。

しかしながら、同図ｄに示す如く上記判断動作に続いて
例えば計時動作等のその他の処理が行なわれ、その処理
と上記入カパルスの立上り部分が重畳すると計数部では
新たな入カパルスがあったことが検出出来ず、結局計数
部は同図ｅに示す如くの入力があったものとして同図ｆ
に示す如くの計数値を得る。

なお、この計数値は「１０」から始まったものとしてい
る。

ここで、第１図ａに示した入カパルスと同図ｅに示した
計数パルスとを比較することによって明らかなように、
その計数値が「１２」から「１３」に進む時にカウント
ミスを起しており、このような従来のものにあってはテ
ープカウンタの信頼性を失うものであった。

そこで、このような誤動作を防止する為に、テープカウ
ンタのカウント機能部を他の情報を処理する回路系と分
離し、単独で動作させる方法が考えられるが、このよう
な方法ではその回路構成が複雑化するばかりでなく高価
なものとなってしまう欠点があった。

本発明は上記の点に鑑みてなされたもので、入カパルス
のカウント機能部を他の情報処理回路系から分離するこ
となく、入力パルスの計数を確実に行い得る計数表示方
式を提供することを目的とする。

以下図面を参照して本発明の一実施例を説明する。

第２図において１１は入力端子で、被計数入カパルス例
えば磁気テープの走行量に比例する入力パルスが入力さ
れる。

この入力端子１１に入力された入カパルスは、１／
ｎの分周器１２を介して多機能ロジック部１３へ送られ
る。

上記分周器１２は、多機能ロジック部１３が人カパルス
の計数以外の処理を行う時の単位処理時間よりも分周器
１２の出力信号の周期が最短周期においても充分長くな
るようにｎの値が設定される。

しかして、上記多機能ロジック部１３は、走行量カウン
ト、計時及び判断等のその他の機能を制御する各コント
ローラ１４ａ〜１４ｃと、これ等各コントローラ１４ａ
〜１４ｃにより制御されて各機能のカウント動作を行う
計数回路１５等からなるロジック部であり、上記分周器
１２から出力されたトリガパルスは走行量カウントコン
トローラ１４ａに印加される。

走行量カウントコントローラ１４ａは、上記トリガーパ
ルスが印加されると、上記入力されるトリガーパルスを
一時記憶し、計時コントローラ１４ｂが処理を行ってい
ない時間を利用して上記トリガーパルスの計数処理を行
うと共に予め設定した所定数の疑似パルスを発生し、計
数回路１５において計数させる。

また、上記計数回路１５には、テープの走行量をカウン
トするカウンタの他に計時用のカウンタ等が含まれてお
り、これ等各カウンタの内容は適宜選択されて表示部１
６に送出され、同時的あるいは排他的に表示される。

また、１７はテープの走行等を制御する走行駆動制御部
で、この制御部１７は上記ロジック部１３と互いに制御
用データの授受を行いながら種々の制御を行っている。

次に、第２図に於るロジック部１３の具体的な構成につ
いて第３図を参照しながら説明する。

なお、第２図に於るロジック部１３はその概略を示した
ものである為、第３図に於では新たな参照番号を付して
説明する。

即ち、第３図に於で２１はロジック部１３内の各回路の
動作を制御するマイクロプログラムが固定的に記憶され
ているＲＯＭ？リードオンリメモリ）であり、このＲＯ
Ｍ２１からは、後述するＲＡＭ２２に対する行アドレス
指定信号（Ｆｕ），ＣＳｕ）、数値コード信号（Ｃ）
、上記ＲＡＭ２２の処理列を指定する列アドレス指定信
号（Ｆ，ＳＬ，ｌ，種々の動作命令（ＩＮＳ，１及び自
己の次アドレスを指定する次アドレス信号（ＮＡ）が夫
々パラレルに出力されており、次アドレス信号（ＮＡ，
ｌはアドレス修飾回路（複数のオアゲートで構成されて
いる）２３及びアドレスバツファ２４を介してアドレス
デコーダ２５に入力される。

アドレスデコーダ２５は、入力されたアドレス情報に基
づきＲＯＭ２１のアドレス指定を行うもので、これ等Ｒ
ＯＭ２１及びアドレスデコーダ２５により各回路に対す
るシーケンシャルコントロールが遂行されている。

また、上記ＲＯＭ２１から出される行アドレス指定信号
（Ｆｕ）及び（Ｓｕ：］は、夫々タイミング信号（
タイミング信号については後述）不及びｔ１に開閉制御
されるアンド回路２６及び２Ｔに、列アドレス指定信号
ＣＦ，ＳＬ）はＲＡＭ２２の処理列（所謂桁）を指定制
御するアドレスカウンタ等を含む列アドレスコントロー
ラ２８に、そして、動作命令（ＩＮＳ）はこの命令内容
を解続して各種制御信号０１〜０１及び列アドレスコ
ントローラ２８に対する制御信号を出力するインストラ
クションデコーダ２９に夫々送出されている。

また、コード信号〔Ｃ〕の出力はインストラクションデ
コーダ２９から出力される制御信号０１によって開閉
制御されるアンド回路３０に送出されている。

一方、上記ＲＡＭ２２は夫々行方向に配設されたテープ
の走行量をカウントするエリアＡ（以下このエリアＡを
Ａレジスタと称呼する）及び時間をカウントするエリア
Ｂ（以下このエリアＢをＢレジスタと称呼する）等の各
エリア（レジスタ）で構成されており、夫々のレジスタ
の指定は、上記アンド回路２６及び２７の一括出力、即
ちＲＯＭ２１０行アドレス指定信号（Ｆｕ）あるいは（
Ｓｕ〕がＲＡＭ２２０行アドレス入力端ＣＲＡＵ）
に印加されることによって威される。

また、その処理列は、ＲＯＭ２１から出力された夕１け
ドレス指定信号（’Ｆ，ＳＬ．：ｌに基づいて列アドレ
スコントローラ２８から出力された列アドレスがＲＡＭ
２２０列アドレス入力端ＣＲＡＬ）に印加されるこ
とによって威され、ＲＡＭ２２はこれ等各アドレス入力
端（ＲＡＵ）及びＣＲＡＬ）に印加されたアドレス
に基づいて、そのアドレスのデータを出力端（ＯＵＴ）
から出力する。

なお、ＲＡＭ２２には上記各アドレスの他にタイミング
信号ｔ３及び上記制御信号０２が印加されているアンド
回路３１の出力が読み出し／書き込み制御（Ｒ／Ｗ）信
号として印加されており、このＲ／Ｗ信号が゛０″の時
は読み出し、ＩＩＩＩ＋の時は書き込みの制御が行
なわれている。

しかして、ＲＡＭ２２の出力端（ＯＵＴ）から出力され
たデータは、そのデータが上記行アドレス指定信号（
Ｓｕ）に指定されたレジスタの内容である場合には読
み込みクロックｔ１・φ１が印加されているバツファ３
２、開閉制御信号ｔ１・０３が印加されているアンド回
路３３を介して演算回路３４の一方の入力端ａに送出さ
れ、行アドレス指定信号（Ｆｕ）に指定されたレジスタ
の内容である場合には開閉制御信号ｔ１・０４が印加さ
れているアンド回路３５を介して演算回路３４の他方の
入力端ｂに送出される。

なお、アンド回路３５には上記アンド回路３０の出力、
即ちＲＯＭ２１から出力されるコード信号〔Ｃ〕も印加
されており、ＲＡＭ２２から読み出されたデータと同様
に演算回路３４の他方の入力端ｂに送出されている。

この演算回路３４は、上記制御信号０５により制御され
て加減算等の演算を実行するアダー及びその周辺回路か
ら成るもので、入力端ａ，ｂから人力されたデータに基
づき所定の演算を実行してその結果（データ）及びキャ
リー／ボロー信号を出力する。

しかして、演算回路３４から出力されたデータは、ＲＡ
Ｍ２２のデータ入力端（ＩＮ）に送出されると共に出力
デコーダ３６及びオアゲート３７に印加され、ＲＡＭ２
２は上述したＲ／Ｗ信号が゛１″となった際にデータ入
力端（ＩＮ）に印加されたデータを書き込む。

なお、ＲＡＭ２２内の書き込むべきアドレスは上記読み
出しと同様Ｃ７ドレス指定によっている。

また、出力デコーダ３６は上記制御信号０６により制
御され演算回路３４から送出されたデータに基づいて、
第２図に示した走行駆動市ｌ脚部２０に対する制御信号
を出力すると共に、入力されたデータを表示用データに
変換し、各表示桁に対応して設けられた複数のバツファ
から戒る表示バツファ３８に送出する。

表示バツファ３８は、出力デコーダ３６から送出？れた
表示用データをスタティックに記憶し、その出力は所定
の表示処理回路（図示せず）を介して第２図に示した表
示部１６に送出される。

一方、オア回路３７の出力は上記制御信号０７により制
御される判断用ラッチ回路３９のデータ側ラツチ３９ａ
に印加され、また、演算回路３４から出力されたキャリ
ー／ボロー信号は直接判断用ラッチ回路３９のキャリー
／ボロー側ラツチ３９ｂに印加される。

しかして、この判断用ラッチ回路３９の夫々のラツチ３
９ａ，３９ｂの出力ＪＬ及びＪＨは、夫々上記制御信号
０８により開閉制御されるアンドゲー｝４０，４１を介
してアドレス修飾回路２３のオアゲー｝２３ａ，２３ｂ
に印加され、ＲＯＭ２１から出力される次アドレス信号
（ＮＡ，］を修飾する。

また、４２は計時用の基本周波数を出力する水晶振動子
等で構成された発振器で、その発振出力は所定の段数を
有する分周器４３に印加され、分周器４３は１秒周期の
信号（１秒信号）を出力しこの１秒信号が出力されたこ
とを記憶する１秒ラソチ４４に印加する。

そして、この１秒ラツチ４４の出力は上言篩ＩＪ御信号
Ｏ，により開閉制御されるアンド回路４５を介してアド
レス修飾回路２３のオアゲー｝２３ｃに送出され、上記
判断用ラッチ回路３９の各出力と同様ＲＯＭ２１から出
力される次アドレス信号（ＮＡ）を修飾する。

更に、第２図に於る分周器１２の出力は上記ｌ秒ラッチ
と同様の機能を有する計数ランチ４６にセット信号とし
て印加され、この計数ラツチ４６の出力は上記制御信号
０１ｏにより開閉制御されるアンドゲート４７を介して
アドレス修飾回路２３のオアゲー｝２３ａに印加され、
上述したと同様次アドレス信号（ＮＡ）を修飾する。

なお、上記各ラツチ４４及び４６は、夫々上記制御信号
０１及び０１によりリセットされる如く構成されている
。

また、分周器４３０所定の分周段からは上記各回路を１
駆動するクロツク信号φ１，φ２が出力されており、こ
の各クロツクφ１，φ２は上記各回路に送出されると共
にタイミング信号発生回路４８に送出される。

このタイミング信号発生回路４８は、入力されたクロツ
ク信号φ１，φ２により各々は重畳せず、且つ順次出力
されるタイミング信号ｔ１，ｔ２及びｔ３を出力し上述
した各ゲート回路に送出すると共にインストラクション
デコーダ２９に送出する。

なお、このタイミング信号発生回路４８がｔ１〜ｔ３の
タイミング信号を発生するのは、本実施例の場合ＲＡＭ
２２が次の第１表に示す如く三相で動作する為である。

次に、第４図のフローチャート及び第５図のタイムチャ
ートを参照しながら上記の如くの構成に於る動作につい
て説明する。

第４図に於でステップＡは計数ラッチ４６０セット状態
を検出するもので、インストラクションデコーダ２９か
らは制御信号０１０が出力され、計数ラッチ４６の出力
がアンドゲート４７を介してアドレス修飾回路２３のオ
アゲート２３ｄに印加される。

この時、ＲＯＭ２１から出力される次アドレス信号（Ｎ
Ａ）のオアゲー｝２３ｄに入力すべきビットの論理は゛
０″に設定されており、計数ラッチ４６がセット状態、
つまりその出力が゛１″のときはアドレス修飾されるが
、リセット状態、つまりその出力が′゛０”′のときは
アドレス修飾されずに次にステップＢに進む。

ステップＢは上記計数ランチ４６のセット状態の検出と
同様な手段によって１秒ラッチ４４のセット状態を検出
するもので、インストラクションデコーダ２９からは制
御信号Ｏ，が出力され、１秒ラッチ４４の出力がアンド
ゲート４５を介してアドレス修飾回路２３のオアゲート
２３ｃに印加される。

そして、１秒ラツチ４４がセット状態であればアドレス
修飾されるが、リセット状態のときはアドレス修飾され
ず再びステップＡに戻り、計数及び１秒ラッチ４６，４
４０いずれかがセットされるまでこのステップＡ及びＢ
のラッチ状態検出動作を実行し続けている。

しかして、第５図に示す時刻ｔ１で同図ｂに示す如《
分局器１２から出力があったとすると計数ランチ４６は
同図ｄに示す如くセットされステップＡに於でこのセッ
ト状態に基？くアドレス修飾がなされて次に同図ｇに示
す如《ステップＣ−Ｆの計数処理が行なわれる。

ステップＣはセット状態にある計数ランチ４６をリセッ
トするもので、インストラクションデコーダ２９からリ
セット制御信号０１が出力され計数ランチ４６はリセッ
トされて次にステップＤに進む。

ステップＤはＲＡＭ２２内の計数用人レジスタに対する
計数を行うもので、ＲＯＭ２１０行アドレス指定信号Ｃ
Ｓｕ）はＡレジスタの行アドレスを、コード信号〔
Ｃ〕は〔１〕を、列アドレス指定信号（Ｆ，ＳＬ）は処
理列「１〜４」を指定する為の列アドレスを、そして動
作命令（ＩＮＳ）は加算を指示する命令を夫々出力
する。

従って、ＲＡＭ２２のデータ出力端（ＯＵＴ）からはＡ
レジスタの内容（今この内容は仮に「ｍ−６，ｊであっ
たとする）が１桁づつ順次読出されバッファ３２及びア
ンド回路３３を介してｔ２及びｔ３のタイミングで演算
回路３４の一方の入力端ａに印加される。

一方、コード信号「１」はアンド回路３０及び３５を介
して演算回路３４の他方の入力端ｂに印加され、演算回
路３４はこれ等ａ及びｂの各人力端に印加されたデータ
「ｍ−６１、「１」をインストラクションデコーダ２９
から出力された加算を指示する制御信号０５に制御され
て演算し、その結果「ｍ−５ＪをＲＡＭ２２のデータ入
力端（ＩＮ）に印加する。

ＲＡＭ２２は、このデータ人力端（ＩＮ）に入力された
データ「ｍ − ５Ｊを再びＡレジスタの１〜４桁目
に格納し次にステップＥに進む。

このステップＥはＲＡＭ２２内のＮレジスタに＋１する
。

このステップＥの処理はステップＤの場合と同様にして
行われる。

上記Ｎレジスタは分周器１２から出力されるパルスを計
数する際に分周器１２の出力パルスに対して予め設定し
た比率ｎでＡレジスタの計数内容を順次カウントアップ
させるためのものである。

上記比率ｎの値は任意に設定し得るが、例えば分周器１
２０分周比を考慮して設定する。

第５図では分周器１２０分周比を「１／３」、分局器１
２の出力パルスに対する計数値の比率ｎを［−３１に設
定した場合について示してある。

そして、上記ステップＥの処理を終了すると、次のステ
ップＦに進む。

このステップＦはステップＤにて演算され更新されたＡ
レジスタの計数内容を表示バッファ３８に送出するもの
で、ＲＡＭ２２のデータ出力端（ＯＵＴ）からは上記ス
ラップＤと同様にＡレジスタの内容が１桁づつ順次読出
され、その内容Ｊｍ−５Ｊはバツファ３２、アンド回路
３３及び演算回路３４を介して出力デコーダ３６に送出
される。

出力デコーダ３６は入力されたデータ「ｍ一５」を表示
用データに変換し表示バツファ３８に送出する。

従って、表示装置１６にはこの表示バソファ３８の記憶
内容「ｍ−５」が次に更新されるまで表示され続ける。

次にステップＧに進み、上記ＲＡＭ２２からＮレジスタ
の内容を読出すと共にＲＯＭ２１からコード信号〔Ｃ〕
として上記比率ｎの値を出力して上記Ａレジスタの内容
が上記比率ｎ、つまりこの場合の例では「３」に達した
か否かを判断する。

この判断結果がＮＯであれば再びＤに戻り、ステップＤ
−Ｇの処理を繰返し行う。

上記ステップＤ−Ｇの処理が行われることにより、Ａレ
ジスタの内容が順次＋１されてその内容ｌｍ−４Ｊ、１
ｍ−３Ｊが表示バツファ１６により順次表示されると共
に、Ｎレジスタの内容が順次＋１される。

このＮレジスタの内容が順次＋１されてその内容がｎに
達するとステップＧの判断結果がＹＥＳとなり、ステッ
プＨに進んで上記Ｎレジスタの内容をクリアし、その後
ステップ■に進む。

このステップ■では、例えばリピートプレイ等の為の計
数値判断が行なわれる。

即ち、ステップ■に於では、上記ステップＤと同様の動
作によってＡレジスタの内容が１桁づつ順次読み出され
て演算回路３４の一方の入力端ａに送出され、コード信
号（Ｃ）は「ｍ」を出力する。

そして、インストラクションデコーダ２９からは演算回
路３４に対する減算指令（制御信号０５）、判断用ラッ
チ回路３９に対する制御信号０７及びアンドゲート４０
，４１の開閉制御信号０８の夫々が出力され、演算回路
３４にてｒ（ｍ−３）−ｍｌの減算が実行される。

このステップ■の判断の結果は上記ステップＡ及びＢと
同様、次アドレス信号（ＮＡ）を修飾することによ
って行なわれるが、上記判断によって判断用ラッチ回路
３９の少なくともデータ側ラツチ３９ａが七ツＩ・され
たとき、即ちその判断結果がｒＮＯＪの場合にはその出
力ＪＬがアンド回路４０を介してアドレス修飾回路２３
のオアゲート２３ａに印加され上記ステップＢに戻る。

しかして、このステップＢで１秒ラツチ４４が未だ七ツ
１・されていないとすると上記したと同様の動作により
ステップＡ及びＢを繰り返すラッチ状態検出動作が実行
され続ける。

このラッチ状態検出動作中の時刻ｔ４に於で第５図Ｃに
示す如く１秒信号が分局器４３から出力されると、その
出力信号によって同図ｅに示す如く１秒ラツチ４４がセ
ットされ、このセット状態がステップＢで検出される。

従って、ステップＢに於てはアンド回路４５を介した１
秒ラツチ４４の出力ＩＩＩＩ＋がオア回路２３ｃに
印加され次に第５図ｉに示す如くステップＪ及び処理Ｋ
の計時処理に進む。

ステップＪは１秒ラツチ４４をリセットするもので、イ
ンストラクションデコーダ２９から制御信号０１１が出
力されることによって威され、次に処理Ｋに進む。

この処理ＫはＲＡＭ２２のＢレジスタに記憶されている
計時情報に対し「＋１」秒の演算及び６０進、１２進あ
るいは２４進等計時情報を得る為の変換処理をも行うも
ので、時刻ｔ，でこの処理を終了すると次に再びステッ
プＡに戻り第５図ｆに示す如くステップＡ及びＢを繰り
返すラッチ状態検出動作が計数あるいは１秒ランチ４６
，４４０いずれかがセットされるまで続行される。

しかして、時刻ｔ６になると第５図ｂに示す如く分周
器１２からトリガーパルスが出力されて計数ランチ４６
が同図ｄに示す如くセットされる。

従って、ステップＡではＩＹＥＳＪの判断結果が上述し
たアドレス修飾によって得られ、次に第５図ｇに示す如
くステップＣ−Ｇからなる計数処理が上記同様の動作に
より実行されてその結果ｒｍＪがＲＡＭ２２のＡレジス
タに書き込まれると共に表示部１６に送出され表示され
る。

この一連の計数処理を終了すると次に第５図ｈに示す如
くステップ■の計数内容判断が行なわれるが、今はＲＡ
Ｍ２２のＡレジスタの内容が「ｍ」である為、ステップ
■に於る判断の結果判断用ラッチ回路３９０両ラツチ３
９ａ及び３９ｂは共にセットされず次に第５図ｊに示す
如《処理Ｌに進む。

処理Ｌは走行駆動制御部１７に対して走行停止等の制御
信号を出力する為の各種処理を行うもので、この制御信
号は出力デコーダ３６でデコードされて走行駆動制御部
１７に送出される。

この処理Ｌが終了すると次にステップＢに戻り（時刻１
９）ステップＡ及びＢからなるラッチ状態検出動作が行
なわれる。

次に、第４図のフローチャートに於いて最大処理時間を
要する場合について計数処理中に分周器４３から１秒信
号が出力された場合も併せて説明する。

即ち、ステップＡ及びＢから成るラッチ状態検出動作中
の時刻ｔｌｏに於で第５図ｂに示す如く分周器１２から
トリガーパルスが出力されると計数ラッチ４６は同図ｄ
に示す如くセットされステップＡからステップＣに進み
、ステップＣ −Ｇの計数処理が同図ｇに示す如く行な
われる。

なお、時刻ｔｌｏまでの計数値は仮にｌｍ−３Ｊである
とし、この計数処理によってその計数値はＩｍｊになっ
たものとする。

また、この計数処理中に第５図Ｃに示す如く分周器４３
から１秒信号が出力され１秒ラツチ４４が同図ｅに示す
如くセットされた状態にあるものとする。

しかして、時刻ｔ１、に於て第５図ｈに示す如くステッ
プＧに於る計数内容の判断を行なった結果、その判断結
果は上記時刻ｔ７に於る判断結果と同様にｒＹＥｓＪと
なり、次に上記ステップＬを実行し（時刻ｔｌ２〜ｔ１
３）ステップＢに戻る。

ステップＢでは上記同様の動作によって１秒ラッチ４４
０セット状態が判断されるが、今は第５図ｅに示す如く
１秒ラッチ４４がセット状態にある為、その判断結果は
ｒＹＥｓＪとなって次にステップＪ及び処理Ｋから成る
計時処理が行なわれ（時刻ｔ１３〜ｔ１４）ステップＡ
に戻る。

そして、次に時刻ｔｌ５で分周器１２からトリガーパル
スが出力され計数ランチ４６がセットされるまでステッ
プＡ及びＢのラッチ状態検出動作が行なわれる。

また、次に上記例とは逆に１秒信号が出力され計時動作
が実行されている間に分周器１２からトリガーパルスが
出力された場合について説明する，即ち、ステップＡ及
びＢから成るラッチ状態検出動作中のｔｌ６に於で第５
図Ｃに示す如く分周器４３から１秒信号が出力されると
１秒ラッチ４４が同図ｅに示す如くセットされ、ステッ
プＢに於る判断の結果次に同図ｉに示す如くステップＪ
及び処理Ｋから或る計時処理が行なわれる。

この計時処理中にワンショット回路１３から第５図ｂに
示す如くトリガーパルスが出力されると計数ランチ４６
は同図ｄに示す如くセットされ、時刻ｔｌ７に於て処理
ＬからステップＡに進んだときにこの計数ラッチ４６の
セット状態が判断される。

従って、ステップＡに於る判断の結果はｒＹＥｓＪとな
り、分周器１２から出力されたトリガーパルス？対して
わずかな時間の遅れはあるものの、そのトリガーパルス
に基づく計数処理及び判断動作が第５図ｇ及びｈに示す
如く行なわれる（時刻ｔ１〜ｔ１９）。

このように、本発明は被計数人カパルスを分周してロジ
ック回路１３０単位処理時間よりも充分に長い周期とす
ると共に所定の比率で計数処理を行うようにしたため、
たとえ最下処理時間を要する処理が行なわれたとしても
、その処理は分局器１２の出力周期の１周期内に収まり
カウントミスを起す虞れは全くなくなる。

また、本実施例では分周器１２及び分周器４３の夫々の
出力を保持する計数ラッチ４６及び１秒ラツチ４４を設
け夫々の処理が開始されるまで保持させる構成としてい
る為、たとえその出力が時間的に同時であったとしても
１つのマイクロプログラム（ＲＯＭ２１）によるシーケ
ンシャルコントロールを採用してもカウントミスを起す
虞れはない。

また、上記実施例では分周器１２によって入力パルスを
分周したが、この分周器は実施例に限られることなく他
の電気的手段あるいは機械的手段によって行なえるもの
である。

また、上記実施例では分周カウンタ１２からパルス信号
が出力されると所定の比率で計数動作を行うようにした
が、その他例えば疑似パルス発生器を設け、分周カウン
タ１２からパルス信号が出力されると、計時処理を行っ
ていない時間を利用して上記疑似パルス発生器により予
め設定した数の疑似パルスを発生し、上記分周器１２か
ら出力されるパルス信号と共に疑似パルスを計数するよ
うにしても上記実施例と同一目的を達成し得るものであ
る。

【図面の簡単な説明】

第１図は従来例の動作状態を示すタイムチャート、第２
図は本発明の一実施例を示すブロック図、第３図は第２
図に於る要部詳細図、第４図は上記実施例の動作を説明
する為のフローチャート、第５図は同タイムチャートで
ある。１１・・・・・・複計数パルス入力端子、１２．．，．
．．分周器、１３・・・・・・ロジック部、１７・・・
・・・表示部、２１・・・・・・ＲＯＭ、２２・・・・
・・ＲＡＭ、３４・・・・・・演算回路、４６・・・・
・・計数ラッチ。

Claims

【特許請求の範囲】

１磁気テープの走行量を計数表示する表示装置を有す
る磁気記録再戒装置に於で、上記磁気テープの走行量に
対応して発生するパルス信号を計数すると共にその計数
値に対し上記各パルス信号間において予め設定した数値
を１ステップづつ順次計数し、その計数値を上記磁気テ
ープの走行量として表示することを特徴とする計数表示
方式。