JPH0370672A - 電子連動装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は鉄道システムに用いられ、転てつ器、信号機等
の制御機器の状態信号および指令信号に基づいて所定の
論理演算を行い、この論理演算の結果に基づいて制御機
器を駆動する駆動回路に駆動制御信号を出力する電子連
動装置に関する。

（従来の技術） 一般に鉄道システムの電子連動装置は、転てつ器や信号
機等の制御機器の各種制御条件を設定し、かつ表示する
表示制御盤からの出力（すなわち上記制御機器の状態信
号および指令信号）に基づいて、論理演算を行い、この
論理演算の結果に基づいて各種リレーを駆動して上記制
御機器を制御する。

第３図に上記表示制御盤の一具体例を示す。この表示制
御盤は駅構内の列車の進路を表示したものである。第３
図において、今、軌道回路トリ２Ｔにいる列車を中線の
軌道回路２ＬＴに進行させることを考える。転てつ器４
１は定位Ｎ側、つまり軌道回路ＩＬＴ側に転換している
と仮定すると、転てつ器４１を反位Ｒ側に転換する必要
がある。このため転てってこ４１ａをポジションＣから
Ｒに切換える。そして、この時軌道回路４１Ｔに列車が
いないという条件が有れば転てつ器４１を反位Ｒ側に転
換する制御指令が電子連動装置（図示せず）から転てつ
器４１を駆動する駆動回路（図示せず）に出力される。

この機能をリレー回路で表現すると第４図のようになる
。すなわち、転てってこ４１ａのＲ側の接点を電子連動
装置において受ける入力リレーＸ１のａ接点を１１とし
、軌道回路４１Ｔ上に列車が存在しないという条件を受
ける入力リレーＸ２のａ接点を１２とし、転てつ器４１
の駆動回路に反位Ｒ側の転換指令を出力するリレーをＹ
ｌとし、リレーＸ１のａ接点１１とリレーＸ２のａ接点
の論理積を取り、共に閉路のときにリレーＹ１のコイル
１３に電圧を印加してリレーＹ１の接点により出力する
ものである。これらの機能（論理演算）は電子連動装置
に内蔵されたマイクロコンピュータにより実行される。

上記の論理積を従来の電子連動装置で演算する場合を第
５図を参照して説明する。

これをアセンブラ言語で表記すると次のようになる。

ａ）入力バッファＸ１の内容をアキュムレータ、Ａ　Ｃ
Ｃに転送する。（ＡＣＣ）−ＸＩｂ）アキュムレータＡ
ＣＣの内容をＢＣレジスタに転送する。ＢＣφ−（、Ａ
ＣＣ） Ｃ）入力バッファＸ２の内容をアキュムレータＡＣＣに
転送する。（ＡＣＣ）　４−Ｘ２ｄ）アキュムレータＡ
ＣＣの内容とＢＣレジスタの内容の論理積を取りアキュ
ムレータＡＣＣに転送する。（ＡＣＣ）−（ＡＣＣ）　
　・ＢＣｅ）アキュムレータＡＣＣの内容を出力バッフ
ァＹ１に転送する。Ｙｌ峰−（ＡＣＣ）次に各々のプロ
グラム毎にハードウェアの動作説明する。まず、ａ項の
（ＡＣＣ）−Ｘｉの動作は次のようにして実施する。

（命令コードの読取） （１）　　まずプログラムカウンタ（以下、ＰＣともい
う）２１は、そのカウント値（番地データ）が３００に
セットされているものとする。

（２）　　Ｐ　Ｃ２］のカウント値（３００）をアドレ
スバス２２を介してメモリ３０に転送するとともにコン
トロールバス２３を介してタイミング制御回路３３から
メモリ３０に読み出し信号ＭＥＭＲを送る。

（３）　　Ｐ　Ｃ２１のカウント値に１を加える。

（４）　　第５図に示すメモリ３０の３００番地から３
０７番地のデータのうち３００番地に記憶されたデータ
（０００１００００）を命令レジスタ（以下、ＩＲとも
いう）２４に入れる。

（５）　　　ｌＲ２４に入力されたデータをデコーダ２
５によってデコードし、入力命令であることを知る。

（ポート番号の読取ン （Ｇ）　　Ｐ　Ｃ２１のカウント値３０１をアドレスバ
ス２２を介してメモリ３０に転送するとともにコントロ
ールバス２３を介してタイミング制御回路３３からメモ
リ３０に読み出し信号ＭＥ　ＭＲを送る。

（７）　　Ｐ　Ｃ２１のカウント値に１を加える。

〈８）　　メモリ３０の３０１番地のデータ（００００
０００１）をＷＺレジスタ２６に転送する。

（入カバッファ→アキュムレータに入れる）（９）　　
ＷＺレジスタ２６の内容をアドレスバス２２に転送する
。同時にコントロールバス２３を介してバッファ回路２
７に入力信号Ｉｌｏ　　Ｒを送る。

（１０）　　Ｐ　Ｃ２１のカウント値は変わらない。

（１１）　　バッファ回路２７の入力バッファ２７ａに
ある１バイトのデータをアキュムレータ２８ｆ、：転送
する。

次にｂ項のＢＣ◆−（ＡＣＣ）の動作は、次のようにし
て実施する。

（命令コードの読取−転送） （１２）　　Ｐ　Ｃ２１のカラン１値３０２をアドレス
バス２２に転送する。同時にコントロールバス２３に読
み出し信号ＭＥ〜ＩＲを送る。

（１３）　　Ｐ　Ｃ２１のカウント値に１を加える。

（１４）　　３０２番地のデータ（００１０００００）
をｌＲ２４に入れる。

（１５）　　ｌＲ２４のデータをデコーダ２５によりデ
コードする。

（１Ｂ〉　　アキュムレータ２８の内容をＢＣレジスタ
２９に転送する。

次に０項の（ＡＣＣ）←Ｘ２の動作は、次のようにして
実施する。

（命令コードの読取） （＋７）　　ＰＣ２１のカウント値３０３をアドレスバ
ス　２２に転送する。同時に、コントロールバス２３に
読み出し信号ＭＥＭＲを送る。

（１８）　　Ｐ　Ｃ２１のカウント値に１を加える。

（１９）　　３０３番地のデータ（０００１００００）
をｌＲ２４に入れる。

（２０）　　ｌＲ２４のデータをデコーダ２５によりデ
コードし、入力命令であることを知る。

（ボート番号の読取） （２１）　　Ｐ　Ｃ２１のカウント値３０４をアドレス
バス　２２に転送する。同時にコントロールバス２３に
読み出し信号ＭＥＭＲを送る。

（２２）　　Ｐ　Ｃ２１のカウント値に１を加える。

（２３）　　３０４番地（００００００１０）のデータ
を２６に転送する。

、（入カバッファ呻アキュムレータ） （２４）　　ＷＺレジスタ２６のデータをアドレスバス
に転送する。同時にコントロール・ζス２３に入力信号
Ｉｌｏ　　Ｒを送る。

（２５）　　Ｐ　Ｃ２１のカウント（直は支わらない。

（２６）入力バッファ２７ｂにある１バイトのデータを
アキュムレータ２８に転送する。

次に０項の（ＡＣＣ）　４−（ＡＣＣ）−ＢＣの動作は
、次のようにして実施する。

（２７）　　Ｐ　Ｃ２１のカウント値３０５をアドレス
バス　２２に転送する。同時にコントロールバス２３に
読出し信号ＭＥＭＲを送る。

（２８）　　Ｐ　Ｃ２１のカウント値に１を加える。

（２９）　　３０５番地のデータＣＯＯ１１００（’）
Ｏ）をｌＲ２４に入れる。

（３０）　　ｌＲ２４のデータをデコーダ２５によりデ
コードする。その結果として、ＢＣレジスタ２９のデー
タをＴレジスタ３１に転送する。

（３１）アキュムレータ２８とＴレジスタ３１のデータ
の論理積を論理演算ユニット（以下ＡＬＵともいう）３
２において演算し、結果をアキュムレータ２８に入れる
。

最後にｅ項のＹｌ−（ＡＣＣ）の動作は、次のようにし
て実施する。

（命令コードの読取） （３２）　　Ｐ　Ｃ２１のカウント値３０６をアドレス
バス２２に転送する。同ｎ、’ｉにコントロールバス２
３に読み出し信号ＭＥＭＲを送る。

（３３）　　Ｐ　Ｃ２１のカウント値に１をノＪｌｌえ
る。

（３４）　　３０６番地のデータ（０１００００００）
をｌＲ２４に入れる。

（３５）　　ｌＲ２４のデータをデコーダ２５によりデ
コードし、出力命令であることを知る。

（ボート番号の読取） （３０）　　ＰＣ２１のカウント値３０７ををアドレス
バス２２に転送する。同時にコ〉トロールバス２３に読
み出し信号ＭＥＭＲを送る。

（３７）　　Ｐ　Ｃ２１のカウント値に１を加える。

（３１１）　　３０７番地のデータ（０００００Ｃ１１
）をＷＺレジスタ２６に転送する。

（ＡＣＣ−口出力バッファ） （３９）　　ＷＺレジスタ２６のデータをアドレスバス
２２に転送する。同時にコントロールバス２３に出力信
号１１０Ｗを送る。

（４０）出力バッファ２７ｃからＲＥＡＤＹ状態がセッ
トされていれば、そのまま次のステップに進む。そうで
なければ、ＷＡＩＴ状態に入る。

ＲＥＡＤ￥状態がセットされるまで、この状態を続ける
。セットされれば次のステップに進む。

（４１）アキュムレータ２８のデータを出力バッファ２
７Ｃに転送する。

ここで何故に、このような多くの処理ステップが必要な
のかを考えて見る。

ａ、マイクロコンピュータの動作は、命令の取り出し、
命令の実行、が繰り返されていることに他ならない。す
なわち、命令の取り出しと命令の実行が１つの単位とな
って、これが繰りかえされているのである。一つの命令
の取り出しと実行に必要な時間を命令サイクルと言う。

命令サイクルは、取り出される命令の種類によって兄な
る。

ｂ、命令サイクルはマシンサイクルにより構成され、マ
シンサイクルは基本サイクルより構成される。

ｃ、ＣＰＵからメモリを１回参照するのに要する時間を
マシンサイクルと言う。典型的な列は命令の取り出しで
あり、プログラムカウンタの内容をアドレスバッファに
入れ、これによって選択されたアドレスの内容をデータ
バッファを通じて、命令レジスタに入れることに要する
時間が１マシンサイクルである。

ｄ、マシンサイクルをさらに基本的な動作に分解するこ
とができる。マシンサイクルを構成する基本１１１位と
なるものを基本サイクルと言う。各基本サイクルはすべ
て一定の時間以内でてきる動作である。ここでは、基本
サイクルは１プロ・ソクであるとして話をすすめる。

ｅ、基本サイクルという言葉が示すように、これはクロ
ックの経過と共にＣＰＵ内部での状態の表化の様子を示
すものである。マシンサイクルは、その中で行われる動
作の種類によって、命令取り出しサイクル、読み出しサ
イクル、書き込みサイクルなどと呼ばれることもある。

ｆ、基本サイクルには、ＴＩ、Ｔ２、Ｔ３、Ｔ４の処理
タイミングがあり、各々の役割は、次のようになる。

Ｔｌ　：　アドレスバスにアドレス情報を転送する。

これはＰＣからのときもあるし、その他のレジスタから
のときもある。同■与にコントロールバスに信号を送る Ｔ２　：　　Ｐ　Ｃの内容に１を加える。ただし、Ｔ１
でＰＣが用いられないときには、ＰＣに１を加える動作
は行わない。

Ｔ３：　メモリの内容を取出す。取り出し先は命令レジ
スタのこともあるし、他のレジスタとなることもある。

Ｔ４：　命令レジスタの内容を解読する。このときに、
レジスタ間の転送が行われることもある。

以上のことから１命令を実行するのに、マシンサイクル
最大４、基本サイクル最大４の最大１６ステツプが必要
である。これは、基本サイクルにて、動作の標準化を行
っているためである。

（発明が解決しようとする課題） ところで、電子連動装置は、保安装置であると言う制約
上、故障した場合に安全側の出力となる、つまりフェイ
ルセーフ性を要求される。これを達成する方法としては
、各種の方法が提案されているが、−案としてソフト励
振出力方広について４゜えて見る。

第５図に示す演算処理部において、処理サイクルを「実
行」と「診断」の２つの処理サイクルから構成し、出力
信号ありのときのみ、交番出力が得られるように設定す
る。そして ａ）　出力なしの時 実行サイクル−なし、診断サイクル−なしという条件で
出力バッファ２７ｃから直流出力を出力する。

ｂ）　出力ありの特 実行サイクル−あり、診断サイクル−なしという条件で
出力バッファ２７ｃから交番出力を出力する。

Ｃ）　その他 実行又は診断サイクルの時にエラーを検出したら必ず「
なし」の出力とする。

第７図に基本的な処理サイクルを示す。

（１）　　プログラムは、定刻スキャンモードにより０
．５ｍｓ毎にメインプログラムを実行する。

（２〉　　メインプログラムの中にスキャンカウンタを
設けｒＯＪ、　　ｒｌＪを交互にセットする。

（３）　　このスキャンカウンタの値により、処理サイ
クルを「実（テサイクル」と「診断サイクル」に区別し
、「実行サイクル」では、通常の機能を実行する。

一方、「診断サイクル」では、回路を強制的に「出力な
し」のモードに設定し、出力する。

（４）　　このことにより、出力レジスタには、ａ「出
力なし」のとき 実行サイクルーなし、診断サイクル−なしｂ「出力あり
」のとき 実行サイクルーあり、診断サイクル−なしが設定され、
出力波形は、交番出力となる。

（５）　　この交番出力を交流増幅器を介してリレーを
駆動し最終出力とする。

ところで、通常の処理プログラムは実行サイクルで約５
にステップ、診断サイクルで約５にステップとなり、合
計でＩＯＫステップ１立の容量となる。これは、１ステ
ツプの処理■、Ｉｊ間か汎用マイコンでは１０μｓ位な
ので、１００　ｍ　ｓとなり、交流増幅器に使われてい
るトランスの制約からくる設＝１目標の１ｍｓには、は
ど遠い１直となる。

また、汎用マイコンでは、命令の種類がＬＯＡＤ命令、
５ＴＯＲＥ命令、演算命令′、グのように、複雑多岐に
渡っており、必ずしも電子連動装置には必要でないもの
がある。このために、プログラムの作成には高度の技術
を反求され、作成時には、当然のことながら、ミスが発
生し晃いと言う問題を含んでいる。特に電子連動装置で
は他゛号毎の処理なので、汎用の８ビットのような多ビ
ット構成は必要なく、１ビットｔｍ成で十分てあり、シ
ンプルな命令が要求される。

本発明は上記問題点を考慮してなされたものであって、
処理時間を可及的に短縮することのてきる電子連動装置
を提供することを口約とする。

〔発明の構成〕

（課題を解決するための手段） 本発明は、制御機器の状態信号および制御機器の指令信
号に基づいて所定の論理演算を行い、この論理演算の結
果に基づいて制御機器を駆動する駆動回路に駆動制御信
号を出力する電子連動装置において、状態信号および指
令信号を入力するための入力回路と、状態信号および指
令信号の高低値に基づいて所定の論理演算を行う１ピツ
）ｔｆｉ）成の論理演算回路と、この論理演算回路を所
定のステップに従って動作させるプログラムを記憶する
プログラムメモリと、このプログラムメモリに記憶され
たプログラムに基づいて論理清算回路を動作させる制御
部と論理演算回路の出力をＳ〆動川用に幇Ｚ動制御信号
として出力する出力四路とを備えていることを特徴とす
る。

（作　用） このように構成された本発明による電子連動装置によれ
ば、プログラムメモリに記憶されたプログラムに基づい
て論理演算回路が制御部によって動作させられる。する
と、入力回路を介して入力された状態信号および指令信
号のそれぞれの高低値に基づいて、所定の論理演算が論
理演算回路によって行われ、この演算結果が出力回路を
介して駆動回路に駆動制御信号として出力される。

これにより処理侍間を可及的に短縮することができる。

（実施例） 第１図に、本発明の電子連動装置の一実施例を示す。符
号１は、外部からの入力ｆ−号を取込む入力バッファ、
符号３は順序に従って実行するプログラムを収納してい
るプログラムメモリ、？：Ｔ号２は、演算制御を実ｊテ
する順序を指示する制御四路、７１号４はプログラムメ
モリ３の命令出力をデコードする命令デコーダ、ｎ・号
５はプログラムメモリ３のデバイス出力をデコードする
デバイスデコーダ、符号６は、命令デコーダ４の指示に
より論理演算を実行する論理演算ユニット（以下ＡＬＵ
ともいう）、符号７は、ＡＬＵ６の演３）結果を一時記
憶するレジスタ、符号８は、ＡＬＵ６のむ果を外部に出
力する出力バッファである。

次に上記実施例の作用を論理積（第４図番１！（０を演
算する場合を例にとって説明する。

本発明のプログラムは、第２園に示すとおりである。こ
れは、１６ビット構成のものを一例にあげである。下位
の８ビットが人出力デバイスの指定用で、上位８ビット
が命令コードとなっている。

（１）　　入力命令ＲＤのデバイス指定■１により入力
リレーＸ１の接点の信号を入力／〈、ソファ１より取り
込み、ＡｌＯ２にて、−旦、レジスタ７に保持する。

（２）　　次に論理積命令Ａ、デバイス指定１２により
入力リレーＸ２の接点の信号を入力バッファ１より取り
込み、レジスタ７のデータとの論理積をＡｌＯ２にて演
算し、レジスタ７に保持する。

（３）　　史に、出力命令ＷＴ、デバイス指定０１によ
りレジスタ７のデータを出力バッファ８に出力し、これ
により出力リレ＝Ｙ１をＸＫ動する。

勢たがって、本実施例の電子連動装置によって論理積を
演算する場合のステップ数は３となる。

これに対しＣ従来の電子連動装置によって行う場合は４
１である。

以上説明したように本実施例によれば、従来の電子連動
装置に比べて、ステップ数が３７４１すなわち約１７１
０となり、処理時間を約１／１０に短縮することができ
る。また、ビット構成が従来の電子連動装置は８ビット
であったのに対して、本実施ψ１ｊの電子連動装置はＡ
ｌＯ２が１ビットで済み、ハード構成が約１７８に縮小
するこが口Ｊ能こなる。

なお、機能を向上させるために、論理溝３９ユニット６
の他に汎用のマイクロ・プロセッサを併設したものや、
小型化のためにタイミング制御回路２、命令デコーダ４
、デバイスデコーダ５、−裡演算ユニット６、およびレ
ジスタ７を専用プロセッサとしても良い。

〔発明の効果〕

本発明によれば処理時間を可及的に短縮することができ
るとともにハード構成を簡易にすることが可能となる。

【図面の簡単な説明】

第１図は本発明による電子連動装置の一丈施利を承すブ
ロック図、第２図は本発明のプログラムメモリの内容を
示す図表、第３図は表示１；す御盤の盤面図、第４図は
従来の電子連動装置の問題点を説明するリレー回路図、
第５図は従来の電子連動装置の構成を示すブロック図、
第６図は従来の電子連動装置のプログラムメモリの内容
を示す図表、第７図は処理サイクルのタイミングチャー
トである。 １・・・入力バッファ、２・・・タイミング制御回路、
３・・・プログラムメモリ、４・・・命令デコーダ、５
・・・デバイスデコーダ、６・・・論理演算ユニット、
７・・・レジスタ、８・・・出力バッファ、１］・・・
リレーＸ１のａ接点、１２・・・リレーＸ２のａ接点、
１３・・・リレーＹ１のフィル、２１・・・プログラム
カウンタ、２２・・・アドレスバス、２３・・・コント
ロールバス、２４・・・命令レジスタ、２５・・・デコ
ーダ、２６・・・ＷＺレジスタ、２７ａ・・・入力バッ
ファ、２７ｂ・・・人カバ′ツファ、２７ｃ・・・出力
バッファ、２８・・・アキュムレータ、２９・・・ＢＣ
レジスタ、３０・・・メモリ、３１・・・Ｔレジスタ、
３２・・・論理演算ユニット、３３・・・タイミング制
御回路。

Claims (1)

1. 【特許請求の範囲】 制御機器の状態信号および前記制御機器の指令信号に基
   づいて所定の論理演算を行い、この論理演算の結果に基
   づいて前記制御機器を駆動する駆動回路に駆動制御信号
   を出力する電子連動装置において、 前記状態信号および指令信号を入力するための入力回路
   と、前記状態信号および指令信号の高低値に基づいて所
   定の論理演算を行う１ビット構成の論理演算回路と、こ
   の論理演算回路を所定のステップに従って動作させるプ
   ログラムを記憶するプログラムメモリと、このプログラ
   ムメモリに記憶されたプログラムに基づいて前記論理演
   算回路を動作させる制御部と、前記論理演算回路の出力
   を前記駆動回路に駆動制御信号として出力する出力回路
   とを備えていることを特徴とする電子連動装置。