JPS604960B2 - 計時方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、マイクロ命令により動作制御される計時機能
の計時方式に関する。

近年、マイクロ命令により動作制御される計時機能を有
する小型電子機器が開発され実用化されている。

しかして、マイクロ命令により計時動作なう場合、１秒
のカウントアップ動作だけについても数ステップを要す
るのが一般的である。即ち、計時動作により得られるデ
ータは、上記カウントが秒の累計で行なわれる場合ある
いはもともと時、分、秒と分離した形態で行なわれる場
合も結局表示に際しては時、分、秒という１Ｇ隻数以外
（１２進あるいは２隻隻及び６坊隼）で表現されるもの
であり、それ等の形態を作り出す為に数ステップを必要
としている。従って、従釆のマイクロ命令による計時動
作の制御では、１秒信号が出力してから数ステップの処
理を実行した後に実際の時刻に対応する時刻が表示され
るものであり、表示の変わり目では実際の時刻よりも遅
れたものとなっていた。本発明は上記事情に鑑みて成さ
れたもので、少なくとも複数桁の計時情報に変更を伴う
計時動作が行なわれる際、計時される計時信号が出力さ
れるのに先立って予め計時演算を実行して所定の表示形
態を得ておき、上記計時信号が出力された際、ただちに
表示部に送出することにより計時動作に必要な処理によ
る表示の遅れをなくした計時方式を提供することを目的
とする。

以下第１図乃至第４図を参照しながら本発明の一実施例
につき説明する。

第１図は本発明の全体の回路構成を説明する為の回路ブ
ロック図であり、図中１は例えば水晶振動子等を用いた
基本周波数発振回路で、計時の為の基本周波数を得る。
この基本周波数発振回路１の出力は、上記基本周波数を
１／？に分周する分周回路２に入力され、この分周回路
２からは全体の回路の駆動用クロック？，，０２及び例
えば１秒周期の計時信号（以下このことを１秒信号と称
す）が得られる。この分周回路２から得られた１秒信号
は、その立上り（正論理）に同期したトリガパルスを発
生するワンショツト回路３を介してラッチ回路４のセッ
ト端子に印加され、ラッチ回路４の出力はアドレス変更
論理部５に印加される。一方、６は少なくとも計時動作
を制御する一連のマイクロ命令が記憶されているマイク
ロ命令記憶部で、本実施例の場合ＲＯＭ（リードオンリ
メモリ）を使用している。

しかして、このＲＯＭ６からはバスラィンＢ，，Ｂ２を
介して後述する記憶部７内に設けられている計時レジス
タＡ，Ｂ及びアキュムレータレジス夕×，Ｙ，Ｚ等の各
レジスタを指定するアドレス信号〔Ｆｕ〕，〔Ｓｕ〕が
、バスラィンＢ３，Ｂ４を介して上註記億部７の桁を指
定するアドレス〔ＦＬ〕，〔ＳＬ〕が、バスラインＢを
介して各種演算に必要なコード信号〔ＣＯＤＥ〕が、バ
スラィンＢ６を介して各部の動作を制御するオペレーシ
ョン信号〔ｏｐ〕が、更にバスラィンＢ７を介して自己
の次アドレスを指定する次アドレス〔ＮＡ〕が夫々出力
され、バスラインＢ７に出力される次アドレス〔ＮＡ〕
は上記アドレス変更論理部５の出力と共にアドレスを一
時記憶するＲＯＭアドレス記憶部８に入力する。

ＲＯＭアドレス記憶部８は上記各入力に基づいて所定の
アドレス情報を記憶し、その出力をアドレスデコーダ９
に送出する。アドレスデコーダ９は入力したアドレス情
報をデコードしてＲＯＭ６の各アドレスを指定するアド
レス指定信号を出力する。ＲＯＭ６はこのアドレス指定
信号に基づき当該アドレスに記憶している各種マイクロ
命令を上記各バスラィンＢ，〜Ｂ７を介して出力する。
しかして、バスラインＢを介して出力されるアドレス信
号〔Ｆｕ〕及び〔Ｓｕ〕は夫々タイミング信号ら及びｔ
．に開閉制御されるゲート回路Ｇ，，Ｇ２を介して共に
記憶部７のアッパーアドレス入力端〔ＲＡＵ〕に入力さ
れ、バスラィン＆及び＆を介して出力されるアドレス信
号〔ＦＬ〕，〔ＳＬ〕は夫々ゲート回路Ｇ３，Ｇ４を介
して共にバスラィン＆に出力され、このバスラィンＢ８
に出力された各アドレス信号は記憶部７のロアーアドレ
ス入力端〔ＲＡＬ〕及び演算回路１０の一方の入力端に
入力される。記憶部７は例えば行（アッパー）及び列（
ロアー）のアドレス指定に基づいて当該アドレスの記憶
データを出力するＲＡＭ等で構成されて居り、その出力
は記憶部７内に設けられた出力用ラツチ（図示せず）に
一旦読み込まれ、出力端子〔ＯＵＴ〕よりバスライン＆
に出力される。このバスラインＢ９に出力されたデータ
は１ビットの遅延タイムを有する（本実施例の場合ｔ．
・？，読み込み０２書き出し）一時記憶部１１及びゲー
ト回路Ｇ５を介して上記ＲＯＭ６よりゲート回路Ｇ６を
介して出力されるコード信号〔ＣＯＤＥ〕と共に演算回
路１０の他方の入力端に入力される。またバスラィン＆
に出力されたデータは更にゲート回路Ｇ？を介して上記
バスラィンＢ８に出力されるロアーアドレス信号と共に
演算回路１０の一方の入力端に入力される。更に、この
演算回路１０にはｔ，のタイミングでゲート回路Ｇ８を
介して入力される信号が重み「１」のフルアダーに入力
されている。しかして、この演算回路１０の出力はバス
ラインＢｏに出力される。このバスラインＢ，ｏに出力
されたデータは記憶部７の入力端子〔ＩＮ〕に印加され
ると共に、上記ロアーアドレスを一時記憶するロアーア
ドレス記憶部１２、表示制御信号を発生させる為の一時
記憶バッファー３及び表示処理回路１４に印加され、更
にオア回路１５を介して判断用ラッチ回路１６のデータ
側ラッチ回路１６ａに印加される。なお、演算回路１０
より出力されるキャリー／ボローも上記データ同様判断
用ラッチ回路１６のキヤリーノボロー側ラッチ回路１６
ｂに印加され、これ等判断用ラッチ回路１６ａ，１６ｂ
の出力は夫々アドレス変更論理回路５に送出される。上
記一時記憶バッファ１２には、例えば複数ディジットの
処理を行なう場合（上記ＲＯＭ６より出力されるアドレ
ス信号〔ＦＬ〕から〔ＳＬ〕までの複数ディジツトに亘
る処理）上記アドレス信号〔ＦＬ〕にゲート回路Ｇ８の
出力により順次「１」を加算あるいは減算した内容が更
新記憶されるもので、その出力はゲート回路Ｇ９を介し
て上記バスラィンＢ８に出力され、記憶部７のロア−ア
ドレス入力端〔ＲＡＬ〕等に送出されると共に、バスラ
インＢ４に出力されるアドレス信号〔Ｓし〕と共に一致
回路１７に入力し、この一致回路１７で一致が検出され
る。この一致回路１７はアドレス信号〔ＳＬ〕とロアー
アドレス記憶部１２の出力が一致した際に一致出力を生
じるものであり、その一致出力はバスラィン馬を介して
出力されるオペレーション〔ｏｐ〕と共にオペレーショ
ンデコーダ１８に入力される。オペレーションデコーダ
１８は上記各入力を所定の論理条件によってデコードし
、その出力信号○，〜○，３は各回路に動作制御信号と
して印幼される。即ち、信号０，，０２及び０３は夫々
ゲート回路Ｇ３，Ｇ４及びＧ９に、信号０４，０５は夫
々タイミング信号ｔ・と共にゲート回路Ｇ５，Ｇ７に、
信号０６はタイミング信号らと共にゲート回路○６に、
信号０７はタイミング信号ｔ３と共にゲート回路Ｇ，。
に、更に信号０８はタイミング信号ｔ，と共にゲート回
路Ｇ８に印放され、これ等各ゲート回路Ｇ３，Ｇ４，Ｇ
９，Ｇ５，Ｇ７，Ｇ８及びＧ８の開閉を制御している。
また、信号０９は読み込み及びリセット信号として判断
用ラッチ回路１６に、信号０，。は表示動作を制御する
信号として表示処理回路１４及び後述する表示制御信号
発生回路１９に、信号○，．はリセット信号としてラッ
チ回路４に更に、信号０，２，０，３はアドレス変更制
御信号としてアドレス変更論理部５に夫々印加されてい
る。なお信号０８に開閉制御されるゲート回路Ｇ，ｏの
出力は、リード／ライト（Ｒ／Ｗ）信号として記憶部７
のＲ／Ｗ端子に印加される。しかして、このオペレーシ
ョンデコーダー８から出力される信号○，ｏに動作制御
される表示制御信号発生回路１９は上記一時記憶バッフ
ァ１３に記憶されたデータに基づいて表示制御信号（表
水バッファ２０の読み込みクロツク）ＪＤＰ及び？。，
〜◇。８を夫々ｔ２・め，のタイミングで出力するもの
で、この表示制御鱈号めｏＰ，すｏ，〜◇ｏ８はスタテ
ィックな表示バッファ２０の２０ａ〜２０ｉに夫々印加
される。

この表示バッファ２０の小数点表示バッファ２０ａは表
示の桁数則ち本実施例では８桁表示としていることによ
り８ビット構成となって居り、各桁の表示データを記憶
するデータ表示バッファ２０ｂ〜２０ｉは夫々表示セグ
メント（７セグメント）に対応して７ビット構成となっ
ている。しかして、これ等データ表示バッファ２０ｂ〜
２０ｉの各入力端子は同様な接続構成にてバスラィンＢ
，に接続されて居り、小数点表不バッファ２０ａはバス
ラインＢ，２に接続されている。これ等バスラィンＢ，
及びＢ，２には表示処理回路１４の表示処理信号が出力
される。即ち、表示処理回路１４はバスラィンＢ，ｏを
介して入力される４ビットの入力データを０〜１５にデ
コードするデコーダ及びこのデコーダ出力を表示セグメ
ントに対応する信号にェンコードするセグメントェンコ
ーダ等で構成されて居り、上記デコーダの出力はバスラ
ィンＢ２に直接出力されると共に上記セグメントェンコ
ーダに入力され、このセグメントエンコーダの出力はバ
スライン８，に出力される。従って、小数点表示バッフ
ァ２０ａには表示制御信号発生回路１９から表示制御信
号◇。Ｐが出力された際バスラインＢ均に出力されてい
る表示処理信号が読み込まれ、データ表示バッファ２０
ｂ〜２０ｉには表示制御信号発生回路１９から所定の表
示制御信号◇ｏ，〜◇ｏ８が出力された際バスラインＢ
，．に出力されている表示処理信号が上記表示制御信号
？ｏ，〜◇。８の印加されているデータ表示バッファ２
０ｂ〜２０ｉに読み込まれる。

しかして、これ等表示バッファ２０ａ〜２０ｉの各出力
は表示ドライバ２１に送出され、この表示ドライバ２１
の出力は例えば液晶等より成る表示部２２に印加されて
表示される。また、２３は分周回路２から出力される駆
動用クロックマ，，０２を入力し全体回路のタイミング
を指定するタイミング信号ｔ，〜ｔ３を出力する。即ち
、本実施例に用いられた記憶部７は３相で動作するＲＡ
Ｍであり、その動作は下記第１表に示す如くである。第
１表この第１表からもわかるように、本実施例では複数
ディジットの処理を実行する場合ｔ，のタイミングで「
ロアーアドレス士１」の演算が演算回路１０で実行され
、その結果はバスラィンＢｏを介してロアーアドレス記
憶部１２に記憶される。

しかして、このロアーアドレス記憶部１２の出力は次の
ディジツトのｔ，〜ｔ３の間ゲート回路Ｇ９を介して出
力され、この世力はバスラィンＢ８を介して記憶部７の
ロアーアドレス入力機〔ＲＡＬ〕に入力されると共に再
びｔ，のタイミングで演算回路１０‘こ於いて「十１」
されロアーアドレス記憶部１２の内容が更新される。し
かして、このロアーアドレス記憶部１２の内容とＲＯＭ
６からバスラィン＆を介して出力されるアドレス〔ＳＬ
〕の内容が一致すると一致回路１７から一致信号が出力
されその処理が終了する。次に、上記の如く構成された
本実施例の動作について第２図のフローチャート及び第
３図の状態図を参照しながら説明する。

今、例えば第３図ａに示す如く計時レジスタＡの内容が
「３５９９１」（秒）、表示レジスタＺの内容が上記計
時レジスタＡの内容に対応する時、分、秒の表示形態「
９−５９一５１」、表示バッファ２０の内容が上記表示
レジスタＺと同様の「９−５９−５１」と夫々記憶され
ていたとすると、表示部２２には表示バッファ２０から
送出される内容に従い「９−５９−５１」と表示され、
ＲＯＭ６は第２図のステップＳ．の実行が設定されてい
る。このステップＳ，は分周回路２から出力した１秒信
号がワンショツト回路３を介してラッチ回路４に印加さ
れ、ラッチ回路４からアドレス変更論理部５に出力され
るまでＲＯＭアドレス記憶部８は同一アドレスを記憶し
、アドレスデコーダ９により指定されるＲＯＭ６のアド
レスは同一のものとなり、このステップＳ，を実行し続
ける。なお、このステップＳ，ではＲＯＭ６からバスラ
インＢ６を介して出力されるオペレーション信号〔ｏｐ
〕によりオペレーションデコーダー８から信号○，２が
出力し、アドレス変更論理部５に於いてラッチ回路４の
出力を通過させＲＯＭアドレス記憶部８に送出するよう
な制御が行なわれている。しかして、この状態で分周回
路２から１秒信号が出力されるとラツチ回路４がセット
され、ＲＯＭアドレス記憶部８のアドレスが変更されて
次にステップＳ２に進む。

このステップＳ２は、今セットされたラッチ回路４をリ
セットするもので、ＲＯＭ６よりバスラインＫを介して
出力されるオペレーション信号〔ｏｐ〕によりオペレー
ションデコーダ１ ８は信号０，．を出力し、ラッチ回
路４はリセットされて次にステップＳ３に進む。このス
テップＳ３は、記憶部７内の計時レジスタＡに「十１」
するもので、ＲＯＭ６からは計時レジスタＡに対応する
アッパーアドレスを指定するアドレス信号〔Ｆｕ〕、計
時レジスタＡの下位桁から上位桁までのロアーアドレス
「１」〜「５」を指定するアドレス信号〔ＦＬ〕及び〔
ＳＬ〕、コード信号「１」を出力する〔ＣＯＤＥ〕、コ
ード加算等の指令を出力するオペレーション信号〔ｏｐ
〕及び自己の次アドレスを指定する次アドレス〔ＮＡ〕
が夫々出力し、記憶部７は上記アッパーアドレス及びロ
アーアドレスに指定されるアドレスの内容を出力する。
即ち、今計時レジスタＡに記憶されている情報は「３５
９９１」であり、まず最下桁（１桁）のアドレス「１」
がバスラィンＢ３、ゲート回路Ｑ及びバスラィンＢ８を
介して記憶部７のロアーアドレス入力端〔ＲＡＬ〕に入
力される。従がつて、記憶部７はｔ２のタイミング則ち
アドレス信号〔Ｆｕ〕がゲート回路○，を介して出力さ
れるタイミングで１桁目の内容「１」を出力し、この「
１」がゲート回路Ｇ７を介して演算回路１０の−方の入
力端に印加される。この時、バスラインＢを介して出力
されるコード「１」が演算回路１０の他方の入力端より
入力し、演算回路１０では「１十１」の演算を実行して
その結果をバスラインＢｏに出力する。記憶部７はゲー
ト回路Ｇ，。を介して印加されるＲ／Ｗ信号によりｔ３
のタイミングで演算回路１０からバスラィンＢｏに出力
された結果「２１を計時レジスタＡの第１桁目に書き込
む。なお、この処理が行なわれる以前のｔ，のタイミン
グでは、第１表にも示した如くゲート回路Ｇ８の出力に
よりロアーアドレス十１の演算が演算回路１０にて行な
われ、その結果はロアーアドレス記憶部１２に記憶され
ている。しかして、このロアーアドレス記憶部１２に記
憶されたロアーアドレスは次のちのタイミングではゲー
ト回路○９を介してバスラィンＢ８に出力され記憶部７
のロアーアドレス入力端〔ＲＡＬ〕に印加されると共に
演算回路１０の一方の入力端に入力される。従がつて、
演算回路１０では第１表にも示した如くちのタイミング
で「ロアーアドレス＋１」、ｔ２及びらのタイミングで
計時レジスタＡに対する演算が実行される。つまり、今
バスラィンＢ８に出力されているロアーアドレスは「２
」であることにより記憶部７からは計時レジスタＡの第
２桁目の内容「９」が読み出され、演算回路１０に入力
されるが、上記第１桁目の演算によりすでに「十１」さ
れていることにより演算回路１０では以降他方の入力端
に入力はなく計時レジスタＡの内容が結果的にスルーし
て再び計時レジスタＡに書き込まれる動作が繰り返され
る。しかして、上記動作を第４桁目まで実行し、第５桁
目の実行に入った時バスラィンＢ８にはゲート回路Ｑを
介してロアーアドレス記憶部１２の内容「５」が出力さ
れる。従がつて、一致回路１７はこの桁のｔ３のタイミ
ングで処理が終了したことをオペレーションデコーダ１
８に出力しステップＳ３の「計時レジスタ＋１」の処理
は終了し次にステップＳ４に進む。このステップＳ４は
アップカウント（基本時計）として動作中かあるいはダ
ウンカウンタ（タイマー）として動作中かを判断するも
ので、例えば記憶部７の所定記憶領域内に記憶されてい
るモードフラグを判断する。なお、このモードフラグの
セット／リセットはモードスイッチあるいは入力部（共
に図示せず）の所定キーの押圧操作により行なわれるも
のである。しかして、今このステップＳ４での判断の結
果はアップカウント（基本時計）であったとすると、次
にステツプミに進む。このステップＳ５は計時レジスタ
Ａの最下桁Ａ，の内容が「０」か否かを判断するもので
、アドレス信号〔Ｆｕ〕にて計時レジスタＡが、アドレ
ス信号〔ＦＬ〕にて第１桁目が夫々指定され、ｔ２のタ
イミングで演算回路１０をスル−しバスラィンＢｏ及び
オア回路１５を介して判断用ラツチ回路１６のデータ側
ラッチ回路１６ａに送出される。今、計時レジスタＡの
第１桁目Ａ，には「２」が記憶されていることによりこ
の判断用ラツチ回路１６ａはセットされ、その出力はア
ドレス変更論理部５に送出されている。また、この時オ
ベレ−ションデコーダ１８からは信号０９及び○，３が
出力されて居り、判断用ラッチ回路１６及びアドレス変
更論理部５が動作可能状態となっている。しかして、ア
ドレス変更論理部５に印加された判断用ラツチ回路１６
のデータ側ラツチ回路１６ａの出力はＲＯＭアドレス記
憶部８のアドレスを変更し次にステップＳ６に進む。こ
のステップＳ６は計時レジスタＡの第１桁目Ａ，の内容
を表示バッファ２０のデータバッファ２０ａに書き込む
もので、上記ステップＳ５同様のアドレス指定により出
力されたＡ，の内容「２」が演算回路１ ０及びバスラ
ィンＢｏを介して表示処理回路１４に送出され、表示セ
グメントに対応するデータに変換された後バスラィンＢ
，に出力される。なお、この処理のＬのタイミングでは
ロアーアドレス〔ＦＬ〕が演算回′路１０及びバスラィ
ンＢ，。を介して一時記憶バッファ１３に記憶されてい
ることによりｔ２・◇・のタイミングで表示制御信号？
ｏ，が出力されて居り、データバッファ２０ａはバスラ
インＢ，に出力されている「２」に対応する表示セグメ
ントデータを読み込む。このステップＳ６を終了すると
次にステップＳ７に進み計時レジスタＡの第１桁目Ａ，
の内容が「９」か否かが判断される。即ち、このステッ
プＳ７では、上記ステップＳ５同様のアドレス信号〔Ｆ
ｕ〕及び〔Ｆし〕、バスラィンＢを介してコード「９」
が出力され、演算回路１０では、「コード一計時レジス
タＡのＡ，の内容」つまり「９一２」を行いその結果を
バスラインＢ，。及びオア回路１５を介して判断用ラッ
チ回路１６のデータ側ラツチ回路１６ａに送出する。し
かして、上記演算「９−２」ではバスラィンＢｏにその
結果「７」が出力されることによりデータ側ラツチ回路
１６ａはセットされ、計時レジスタＡのＡ，の内容は「
９」でないことが検出される。このデータ側ラッチ回路
１６ａの出力はアドレス変更論理部５を介してＲＯＭア
ドレス記憶部８に送出されることにより、このステップ
Ｓ７での判断結果は「ＮＯ」となり次に再びステップＳ
，に戻って次の１秒信号が分周回路２から出力されるの
を待つ。この時の計時レジスタＡと表示バッファ２０の
状態は第３図ｂに示す如くである。このように、第３図
ａの状態から７秒が経過するまでは上記同様の処理によ
り計時レジスタＡに順次「１１が加算されその内容に従
って表示バッファ２０の内容も書き換えられる。しかし
て、第３図ａの状態から８秒目の１秒信号が分周回路２
から出力すると、ＲＯＭ６からはステップＳ２からＳ６
の処理を実行させる一連のマイクロ命令が出力し、計時
レジスタＡはステップＳ３の処理の結果第３図に，に示
す如く「３５９９９」となって次にステップＳ７に進む
。

このステップＳ７は上述した如く計時レジスタＡの第１
桁目んの内容／が「９」か否かを判断するもので、今は
Ａ，の内容が「９」であることにより「９−９１の演算
が演算回路１０で行なわれた結果判断用ラッチ回路１６
のデータ側ラッチ回路１６ａはセットされない。従って
、このステップＳ７の判断の結果は「ＹＥＳ」となり、
次にステップＳ８に進む。このステップＳ８は、ステッ
プＳ７の判断の結果１秒台Ａ，の内容が「９」になった
ことが検出されたことにより次に分周回路２から１秒信
号が出力されると１秒台より以上に桁上りがある為、分
周回路２から上記次の１秒信号が出力される以前に上記
次の１秒信号が出力された際に計時レジスタＡが行なう
動作を予め実行するものであり、その処理は上記ステッ
プＳ３と同機にして行なわれ次に処理Ｓ９に進む。この
処理Ｓ９は計時レジスタＡの内容を時、分、秒の表示形
態に変換するもので、具体的にはアキュムレータレジス
夕×，Ｙ等を使用して計時レジスタＡの内容「３６００
０」を「３６００」で除し商「１０」（時）を得る。こ
の場合、この除算により糸・りはないが、例えば余りが
あった場合はその余りを更に「６０」で除し商（分）及
び余り（秒）を得る演算が行なわれその結果が表示レジ
スタＺに書き込まれる。この時の計時レジスタＡ、表示
レジスタＺ及び表示バッファ２０の内容は第３図Ｃ２に
示す如くである。しかして、この第３図Ｃ２からもわか
るように、処理Ｓ９を実行した段階で表示レジスタＺに
は上記次の１秒信号が分周回路２から出力したと同機な
表示形態「１０−００−００」が予め記憶されて居り、
且つ表示バッファ２川こは現在の時刻「９−５９一５９
」が記憶されている。この処理Ｓ９を終了すると次にス
テップＳ，ｏに進み、計時レジスタＡには実際の時刻よ
りも１秒先に進んだ内容が記憶されていることによりそ
の補正演算、即ち「計時レジス夕Ａ−１」が行なわれる
。この処理は、上記ステップＳ３及びＳ８と同様に計時
レジスタＡのアドレス及びコード「１」がＲＯＭ６より
出力し、演算回路１川こ対してオペレーションデコーダ
１８から減算指令（図示せず）が与えられることにより
行なわれ、その結果「３５９９９」は再び計時レジスタ
Ａに書き込まれる。

この時の計時レジスタＡ、表示レジスタＺ及び表不バッ
ファ２０の状態は第３図Ｃ３に示す如くである。上記ス
テップＳ，ｏを実行し終えると次に再びステップＳ，に
戻り次の１秒信号が分周回路２から出力するまでこのス
テップＳ，を実行し続ける。しかして、次の１秒信号が
分周回路２から出力すると、ステップＳ２からＳ４を上
記同様実行しステップＳ３に於て計時レジスタＡの内容
が「３６０００」となって次にステップＳ５に進む。こ
のステップＳ５は上述した如く計時レジスタの第１桁目
Ａ，の内容が「０」か否かが判断用ラツチ回路１６のデ
ータ側ラッチ回路１６ａに上記Ａ，の内容を送出するこ
とにより行う。今は計時レジスタＡの第１桁目Ａ，の内
容が「０」であることによりこのステツプＳ５の判断の
結果は「ＹＥＳ」となり次にステップＳ，．に進む。こ
のステップＳ，．は表示レジスタＺの内容を全て表示バ
ッファ２０に送出するもので、アドレス信号〔Ｆｕ〕は
表示レジスタＺを、アドレス信号〔ＦＬ〕及び〔ＳＬ〕
は「１」及び「８」を夫々出力し、第１表に示した如く
ｔ，のタイミングではバスライン＆に出力されている「
ローアーアドレス＋１↓らのタイミングでは表示レジス
タＺの内容をスルーさせる動作が演算回路１０で行なわ
れ、一時記憶バッファー３はｔ，のタイミングで上記ロ
アーアドレスの内容を、表示処理回路１４はらのタイミ
ングで表示レジスタＺの内容を１桁づつ読み込む。しか
して、バスラィンＢ，．にはｔ２のタイミングで表示セ
グメントに変換されたデータが、表示制御信号発生回路
１９からｔ２・０，のタイミングの表示制御信号少。，
〜０。８が夫々異なる桁タイミングで出力し、データバ
ッファ２０ｂ〜２０ｉは上記表示制御信号◇。

，〜？Ｄ８が印加されたタイミングで表示処理回路１４
からバスラィンＢ，に出力されている表示セグメント信
号を読み込む。この時の計時レジスタＡ、表示レジスタ
Ｚ及び表示バッファ２０の状態は第３図ｄに示す如くで
ある。このように、本実施例では１秒信号が出力するこ
とにより桁上りのあるような計時演算が行なわれる場合
には予めその計時演算を実行して表示形態を作成し、計
時レジスタＡは通常の状態に戻しておくことにより、桁
上りによる演算時間を費やすことなく更新された計時デ
ータが表示される。そして、以後分周回路２から１秒信
号が出力される毎に上述した如くの処理が行なわれ、例
えば第３図ａの状態から１現砂目には第３図ｂで説明し
たと同様の動作により計時レジスタＡに十１され（計時
レジスタＡの内容は「３６００１」）表示バッファ２川
こはｎｏ−００−０１」と書き込まれる。

この時の計時レジスタＡ及び表示バッファ２０の状態は
第３図ｅに示す如くである。次に、第２図のステップＳ
４でダウンカウント（タイマー）と判断された場合の動
作につき説明する。

ダウンカウントに於ては１秒台より上位の桁に変更があ
るのは１秒台からボローが出た時則ち計時レジスタＢの
第１桁目Ｂが「９」になった時であり、ステップＳねで
ダウンカゥンタの動作「計時レジスタＢ−１」を行いス
テップＳ，３で上記Ｂ，の内容が「９」か否かの判断を
行なう。このステップＳ，２及びＳ，３は上記ステップ
Ｓ，ｏ及びＳ７と同様な動作にて行なわれるのでその詳
細については説明を省略する。しかして、ステップＳ，
３で判断が行なわれた結果「ＹＥＳ」即ち１秒台より上
位の桁に変更がある場合は上述したステップＳ，Ａに進
んで表示バッファ２０の内容は全て書き換えられ、「Ｎ
Ｏ」と判断された場合別ち１秒台より上位の桁に変更が
ない場合にはステップＳ，４に進んでステップＳ６と同
様の動作により計時レジスタＢの第１桁目Ｂ，の内容が
表示バッファ２０のデータバッファ２０ｂに送出される
。このステップＳ，４を終了すると次にステップＳ，５
に進み、次の１秒パルスが分周回路２より出力された際
１秒台より上位の桁の内容が変更されるか否かを計時レ
ジスタＢの第１桁目Ｂ，の内容が「０」か否かによって
判断する。このステップＳ，６の判断により「ＮＯ」則
ち上記次の１秒パルスが出力されることにより１秒台よ
り上位の桁に変更がないことが検出されると次にステッ
プＳ，に進んで上記次の１秒パルスが来るまでステップ
Ｓ，を実行し続け、「ＹＥＳ」即ち上記次の１秒パルス
が出力されることにより１秒台より上位の桁の変更をも
伴うことが検出されると次にステップＳ，６、処理Ｓ・
７及びステップＳ，８を実行してステップＳ，に戻る。
これらステップ及び処理Ｓ，６〜Ｓ，８は上記ステップ
及び処理Ｓ８〜Ｓ，ｏに対応したダウンカウント用の処
理であり、上記次の１秒パルスが出力される以前に上記
１秒パルスが出力された時の計時演算を実行し表示形態
を作成しておくものである。このように本実施例ではア
ップカウントあるいはダウンカウントとも次の１秒パル
スの出力により１秒台より上位の変更を伴う計時動作が
行なわれることをそれ以前の１秒パルス（１秒前）の出
力による計時動作の時に判断し、上記変更を伴うことが
検出された場合には予め上記次の１秒パルスの出力に基
づく演算を実行し、上記変更を伴わないことが検出され
た際には変更される桁即ち１秒台の計時データのみを表
示バッファ２０１こ送出することにより多桁の変更によ
る計時演算に費やされる演算時間によって表示される計
時データが実際の時刻より遅れることはない。

また、本実施例では表示バッファ２０の書き換え動作を
最小限に押えていることによりその消費電力も最小限に
押えることが出来る。なお、上記実施例では計時演算に
よる計時データの変更が１秒台のみかあるいはそれより
上位桁の変更を伴うかによって表示バッファ２０へのデ
ータの送出動作を変え、更に次の１秒パルスの出力によ
って変更される計時データが１秒台のみかあるいはそれ
以上かによって予め変更される表示形態を作成しておく
か否かを制御しているが、本発明はこれに限られること
なく、例えば第４図のフローチャートに示す如くの一連
の処理によって行なっても良い。

即ち、第４図のフローチャートに示された動作は１秒台
及びそれより上位桁の内容の変更の有無にかかわらず分
周回路２より１秒信号が出力される毎に次の１秒パルス
が出力された時の情報を得て待機するものであり、計時
動作が指定された時は上記実施例のステップＳ，．と同
様な動作をまず最初に実行し、その後ステップＳ３，Ｓ
４及びＳ．２を上記実施例と同様に実行する。この実行
により計時レジスタＡあるいはＢには実際の時刻より±
１秒された計時データが格納されて居り、次に処理Ｓ９
あるいはＳ，７により計時レジスタＡあるいはＢの内容
を上記同機の動作により時、分、秒の表示形態に変換し
その結果を表示レジスタＺに格納する。この処理が終わ
ると次にステップＳ，に進みこのステップＳ，を実行し
ながら分周回路２から１秒信号が出力されるのを待つ。
しかして、分周回路２から１秒信号が出力されるとすで
に表示レジスタＺに記憶されている計時データを表示バ
ッファ２川こ送出し（ステップＳ，．）再び実際の時刻
より十１秒される計時データを得る動作を上記の如く実
行する。このように本実施例の場合も次の１秒信号が出
力される以前に上記次の１秒信号が出力された状態の計
時データを得ておくことにより計時演算に費される演算
時間によって表示される計時データが実際の時刻より遅
れることはない。

なお、上記各実施例では１日分の計時、即ち計時レジス
タＡが「８６４００」秒あるいは計時レジスタＢが「０
」となった場合の処理を示していないがこれ等の処理を
追加することによって基本時計あるいはタイマーとして
の機能を遂行し得るものである。

また、上記各実施例では１秒台より上位のデー夕として
時、分及び１の砂台を示したが、例えば年、月、日及び
曜日も結果的に１秒台より上位のデータとして扱えるも
のであり、これ等年、月、日及び曜日についても上記同
様に行なえる。

更に、上記実施例では記憶部７にＲＡＭを用いた場合に
ついて説明したが、この記憶部７は例えばリサキユレー
トタイプのダイナミックシフトレジスタ等を用いること
も出来る。加えて、上記実施例では計時信号として１秒
信号を用い、この１秒信号が出力される毎に計時動作を
行なうようにしているが、本発明はこれに限られること
なく１′１０あるいは１／１０の砂を計時信号として用
いても良い。

更にまた、上記実施例では計時装置単体に於る計時方式
について説明したが、例えば計時機能を有する４・型電
子式計算機あるいは計時機能を有する電子式金銭登録機
等所定の機能を有する電子機器に組み込まれた計時機能
にも採用し得ることは言うまでもない。

以上詳細に説明した如く本発明によれば、次の計時信号
が出力されることにより少なくとも複数桁の変更を伴う
計時動作が実行される際には、計時される計時信号が出
力されるのに先立って予め上記次の計時信号が出力され
た際の計時演算を実行して所定の表示形態に変換された
表示データを作成し、待機することにより上記次の計時
信号が出力された際、少なくとも複数桁の変更に伴う計
時動作による演算時間によって表示される計時データが
実際の時刻より遅れて更新されることはなく表示は実際
の時刻と共に更新され極めて精度の高い計時方式を提供
することが出釆る。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するための回焔ブロッ
ク図、第２図は第１図の動作を説明するためのフローチ
ャート、第３図は第２図の処理によるレジスタ及び表示
バッファの記憶状態の変化を示す状態図、第４図は本発
明の他の実施例の動作を説明するためのフローチャート
である。 １・・…・基本周波数発振回路、２・・・・・・分周回
路、４・・・・・・ラッチ回路、５・・…・アドレス変
更論理部、６・・・・・・ＲＯＭ、７・・・・・・記憶
部、８・・・・・・ＲＯＭアドレス記憶部、１０・・・
・・・演算回路、１４・・・…表示処理回路、１６・・
・・・・判断用ラッチ回路、２０・・・・・・表示バッ
ファ、２２・・・・・・表示部。 図 舵 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. １ 計時用の時計信号を発生する計時信号発生手段と、
   該計時信号発生手段より出力される計時信号に基づき計
   時動作を制御する一連のマイクロ命令を出力するマイク
   ロ命令記憶部と、該マイクロ命令記憶部より出力するマ
   イクロ命令により制御される計時演算部と、該計時演算
   部で得られた計時情報を表示形態で記憶する表示情報記
   憶部と、該記憶部より出力される情報を表示する表示部
   とを具備し、上記計時信号発生手段より発生される次の
   計時信号により上記計時演算部が得る計時情報が少なく
   とも複数桁の変更を伴う場合、上記計時演算部にて上記
   次の計時信号が出力される以前に上記次の計時信号が出
   力された際の計時演算を予め実行し、得られた計時情報
   を上記記憶部に記憶させておくことを特徴とする計時方
   式。