JPS5836009A - 振幅制限回路 - Google Patents
振幅制限回路Info
- Publication number
- JPS5836009A JPS5836009A JP56133998A JP13399881A JPS5836009A JP S5836009 A JPS5836009 A JP S5836009A JP 56133998 A JP56133998 A JP 56133998A JP 13399881 A JP13399881 A JP 13399881A JP S5836009 A JPS5836009 A JP S5836009A
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- input signal
- limiting circuit
- amplitude limiting
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
- H03G11/002—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general without controlling loop
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、振巾制限回路に関する。
従来の振巾制限回路には、第１図に示す如く構成された
ものがある。信号源■１ｎ と増巾回路２との間に接続
された振巾制限回路１は、ダイオード接続されたトラン
ジスタＱ、、Ｑ、と、スイッチングトランジスタＱ、と
によって構成されている。いま仮りに、信号源■Ｉｎ
が正極性の半サイクルであるとすれば、制御信号ｖｃ
を印加することによってトランジスタＱ、をオンさせる
ことによって矢印Ｉ、力方向電流が流れる。そして、抵
抗ＲとトランジスタＱ、、Ｑｓ ノ２賢奮ｌの比によっ
て振巾制限された信号が増巾回路２に供給される。一方
、信号源Ｖｉｎ が負極性の半サイクルの場合には、矢
印■、方向に電流が流れ、抵抗Ｒ。
ものがある。信号源■１ｎ と増巾回路２との間に接続
された振巾制限回路１は、ダイオード接続されたトラン
ジスタＱ、、Ｑ、と、スイッチングトランジスタＱ、と
によって構成されている。いま仮りに、信号源■Ｉｎ
が正極性の半サイクルであるとすれば、制御信号ｖｃ
を印加することによってトランジスタＱ、をオンさせる
ことによって矢印Ｉ、力方向電流が流れる。そして、抵
抗ＲとトランジスタＱ、、Ｑｓ ノ２賢奮ｌの比によっ
て振巾制限された信号が増巾回路２に供給される。一方
、信号源Ｖｉｎ が負極性の半サイクルの場合には、矢
印■、方向に電流が流れ、抵抗Ｒ。
とトランジスタＱ＝ 、’Ｑｓの交流抵抗値との比に
よって振１７制限された信号が増巾回路２に供給される
。しかし、上述の如く構成された振巾制限回路では、振
巾制限された波形が上下非対称になることが判明した。
よって振１７制限された信号が増巾回路２に供給される
。しかし、上述の如く構成された振巾制限回路では、振
巾制限された波形が上下非対称になることが判明した。
そこで本願発明者等が原因の解明にあたったところ、以
下に述べる結論を得た。
下に述べる結論を得た。
即ち、トランジスタＱ、は、電流が■、力方向流れる時
はノーマルな状態で使用される。従って、この場合のコ
レクタ飽和抵抗’ｃｓ は第２図に示す■。−■。特
性において特性人のようになる。
はノーマルな状態で使用される。従って、この場合のコ
レクタ飽和抵抗’ｃｓ は第２図に示す■。−■。特
性において特性人のようになる。
一方、電流がＩ、方向に流れる時はトランジスタＱ、は
インバースな状態となって、コレクタ飽和抵抗ｒｃｌｌ
′ が特性Ｂの如く犬となる。従って、入力信号を図示
の如く供給した場合、コレクタ飽和抵抗’Ｃ１ｌ ｌ
’ｃ８’ の差によって第３図に示す如く正極性と負極
性の半サイクルで波形が非対称となり、２次歪の発生し
た出力信号ｐｔが得られる。
インバースな状態となって、コレクタ飽和抵抗ｒｃｌｌ
′ が特性Ｂの如く犬となる。従って、入力信号を図示
の如く供給した場合、コレクタ飽和抵抗’Ｃ１ｌ ｌ
’ｃ８’ の差によって第３図に示す如く正極性と負極
性の半サイクルで波形が非対称となり、２次歪の発生し
た出力信号ｐｔが得られる。
本発明は、このような観点からなされたものであって、
その目的とするところは、２次歪の低減された振巾制限
出力信号を得ることのでλる振巾制限回路を提供するこ
とにある。
その目的とするところは、２次歪の低減された振巾制限
出力信号を得ることのでλる振巾制限回路を提供するこ
とにある。
次に本発明を適用した振巾制限回路の一実施例を第４図
に付き説明する。なお、従来例と同一の動作をなす部分
には同一の符号を付し、その説明を省略する。
に付き説明する。なお、従来例と同一の動作をなす部分
には同一の符号を付し、その説明を省略する。
振巾制限回路１において、ＮＰＮ）ランジスタＱ、、Ｑ
４が順方向に直列接続され、ＮＰＮ）ランジスタＱ、、
Ｑ１１が順方向に直列接続されている。なお、■ｏはト
ランジスタＱ、、Ｑ、をオン・オフさせる制御用バイア
ス電源、Ｒ，、Ｒ，は所定の制御電圧■。が印加された
場合トランジスタＱ、、Ｑ、がほぼ同時にオン状態とな
るよう接続された抵抗である。この状態で、いま仮りに
正極性の半サイクルの入力信号■１ｎ が供給された
とすれば、トランジスタＱ、、Ｑ４に矢印Ｉ、の如き電
流が流れる。従って、トランジスタＱ１．Ｑ。
４が順方向に直列接続され、ＮＰＮ）ランジスタＱ、、
Ｑ１１が順方向に直列接続されている。なお、■ｏはト
ランジスタＱ、、Ｑ、をオン・オフさせる制御用バイア
ス電源、Ｒ，、Ｒ，は所定の制御電圧■。が印加された
場合トランジスタＱ、、Ｑ、がほぼ同時にオン状態とな
るよう接続された抵抗である。この状態で、いま仮りに
正極性の半サイクルの入力信号■１ｎ が供給された
とすれば、トランジスタＱ、、Ｑ４に矢印Ｉ、の如き電
流が流れる。従って、トランジスタＱ１．Ｑ。
はノーマルな状態で使用されることになり、トランジス
タＱ１のエミッタ抵抗をｒｅとすれば、この電流径路の
交流抵抗はｒｅ＋ｒｏ８ となる。
タＱ１のエミッタ抵抗をｒｅとすれば、この電流径路の
交流抵抗はｒｅ＋ｒｏ８ となる。
一方、負極性の半サイクルの入力信号■ｉｎ が供給
されたとすれば、トランジスタＱ、、Ｑ、に矢印Ｉ、の
如き電流が流れる。この場合の電流径路において、トラ
ンジスタＱ、のコレクタ電圧が最モ高く、トランジスタ
Ｑ、のエミッタ電圧が入力信号の負極性の半サイクルの
電圧レベルに対応して最も低下する。従って、トランジ
スタＱ２ ＋Ｑ、はノーマルな状態で使用されること
になり、トランジスタＱ、のエミッタ抵抗なｒｅとすれ
ば、この電流径路の交流抵抗はｒｅ＋ｒＣ８となる。
されたとすれば、トランジスタＱ、、Ｑ、に矢印Ｉ、の
如き電流が流れる。この場合の電流径路において、トラ
ンジスタＱ、のコレクタ電圧が最モ高く、トランジスタ
Ｑ、のエミッタ電圧が入力信号の負極性の半サイクルの
電圧レベルに対応して最も低下する。従って、トランジ
スタＱ２ ＋Ｑ、はノーマルな状態で使用されること
になり、トランジスタＱ、のエミッタ抵抗なｒｅとすれ
ば、この電流径路の交流抵抗はｒｅ＋ｒＣ８となる。
故に、電流が矢印Ｔ、、Ｉ、方向の何れに流れた状態で
あっても、換言すれば入力信号Ｖｌｎ の極性の如何
に拘りなく、振巾制限された出力信号は上下対称の２次
歪のない波形になる。
あっても、換言すれば入力信号Ｖｌｎ の極性の如何
に拘りなく、振巾制限された出力信号は上下対称の２次
歪のない波形になる。
以上に本発明の一実施例を述べたが、本発明はこの実施
例に限定されるものではなく、その技術的思想にもとづ
く変形が１丁能である。
例に限定されるものではなく、その技術的思想にもとづ
く変形が１丁能である。
ｇｉ） ５図は本発明の変形例の一例を示すものであっ
て、既述の如き電流Ｉ、、Ｉ、が流れた場合、トランジ
スタＱ、、Ｑ、のコレクタ飽和抵抗がそれぞれｒＣ１！
’ となるように構成されている。
て、既述の如き電流Ｉ、、Ｉ、が流れた場合、トランジ
スタＱ、、Ｑ、のコレクタ飽和抵抗がそれぞれｒＣ１！
’ となるように構成されている。
従って、電流が矢印Ｉ、の方向に流れた場合、トランジ
スタＱ、、Ｑ、による交流抵抗はｒｅ−１−’ｃｓ’
となる。また、電流が矢印Ｉ、の方向に流れた場合、
トランジスタＱｔ 、Ｑ’ｒによる交流抵抗はｒｅ＋
ｒｃｓ’ となる。故に、この変形例に示す回路にお
いても、振巾制限された出力信号は上下対称の２次歪の
ない波形になる。なお、この変形例に示す回路は、トラ
ンジスタＱ、、Ｑ、の耐圧（ブレークダウン電圧）の関
係で、入力信号Ｖｉｎ が小振巾の信号である場合に使
用することが望ましい。
スタＱ、、Ｑ、による交流抵抗はｒｅ−１−’ｃｓ’
となる。また、電流が矢印Ｉ、の方向に流れた場合、
トランジスタＱｔ 、Ｑ’ｒによる交流抵抗はｒｅ＋
ｒｃｓ’ となる。故に、この変形例に示す回路にお
いても、振巾制限された出力信号は上下対称の２次歪の
ない波形になる。なお、この変形例に示す回路は、トラ
ンジスタＱ、、Ｑ、の耐圧（ブレークダウン電圧）の関
係で、入力信号Ｖｉｎ が小振巾の信号である場合に使
用することが望ましい。
本発明は上述の如く、入力信号の極性の如何に拘らず、
振巾制限された正及び負の半サイクルの振巾が同一にな
るので、振巾制限された２次歪のない出力信号を得るこ
とが出来る。
振巾制限された正及び負の半サイクルの振巾が同一にな
るので、振巾制限された２次歪のない出力信号を得るこ
とが出来る。
第１図〜第３図は従来の振巾制限回路の一例を示すもの
で力）って、第１図は振巾制限回路の回路図、第２図は
ｌ・ランジスタのコレクタ飽和抵抗を示す■。−Ｉｃ特
性図、第３図は出力波形図である。第４図は本発明を適
用した振巾制限回路の回路図、第５図は変形例を示す同
上の回路図である。 なお、図面に用いられる符号において、１・・・振巾制
限回路、Ｑ・・・トランジスタ、Ｉ、、Ｉ２・・・電流
方向で；う）る。 第１図 第 ２ 図 第 ３ 図 第４図 ３
で力）って、第１図は振巾制限回路の回路図、第２図は
ｌ・ランジスタのコレクタ飽和抵抗を示す■。−Ｉｃ特
性図、第３図は出力波形図である。第４図は本発明を適
用した振巾制限回路の回路図、第５図は変形例を示す同
上の回路図である。 なお、図面に用いられる符号において、１・・・振巾制
限回路、Ｑ・・・トランジスタ、Ｉ、、Ｉ２・・・電流
方向で；う）る。 第１図 第 ２ 図 第 ３ 図 第４図 ３
Claims (1)
- 入力信号の正極性又は負極性に対応した複数の電流径路
が、直列接続された能動素子によって構成され、これら
複数の電流径路の交流抵抗が前記入力信号の極性の如何
に拘らず同一になるよ’ＩＫ５えユ、ヶ特徴、すう振蕃
制ヮ１４路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133998A JPS5836009A (ja) | 1981-08-28 | 1981-08-28 | 振幅制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133998A JPS5836009A (ja) | 1981-08-28 | 1981-08-28 | 振幅制限回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5836009A true JPS5836009A (ja) | 1983-03-02 |
Family
ID=15117987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56133998A Pending JPS5836009A (ja) | 1981-08-28 | 1981-08-28 | 振幅制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5836009A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120159A (en) * | 1977-03-30 | 1978-10-20 | Hitachi Ltd | Voltage clamp circuit |
| JPS55161408A (en) * | 1979-06-02 | 1980-12-16 | Pioneer Electronic Corp | Limiter circuit |
| JPS55166319A (en) * | 1979-06-14 | 1980-12-25 | Pioneer Electronic Corp | Limiter circuit |
| JPS5621405A (en) * | 1979-07-31 | 1981-02-27 | Hitachi Ltd | Clamp circuit |
| JPS5630392B2 (ja) * | 1971-07-20 | 1981-07-14 |
-
1981
- 1981-08-28 JP JP56133998A patent/JPS5836009A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630392B2 (ja) * | 1971-07-20 | 1981-07-14 | ||
| JPS53120159A (en) * | 1977-03-30 | 1978-10-20 | Hitachi Ltd | Voltage clamp circuit |
| JPS55161408A (en) * | 1979-06-02 | 1980-12-16 | Pioneer Electronic Corp | Limiter circuit |
| JPS55166319A (en) * | 1979-06-14 | 1980-12-25 | Pioneer Electronic Corp | Limiter circuit |
| JPS5621405A (en) * | 1979-07-31 | 1981-02-27 | Hitachi Ltd | Clamp circuit |
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