JPS5833748A - 割込み制御方式 - Google Patents
割込み制御方式Info
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- JPS5833748A JPS5833748A JP56132888A JP13288881A JPS5833748A JP S5833748 A JPS5833748 A JP S5833748A JP 56132888 A JP56132888 A JP 56132888A JP 13288881 A JP13288881 A JP 13288881A JP S5833748 A JPS5833748 A JP S5833748A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は割込み制御方式、さらに詳しく言えば、データ
処理装置と該データ処理装置に接続されている回線を制
御する通信制御装置とを有するデータ処理システムにお
ける通信制御装置のデータ魁理装置に対する割込み制御
方式に関する。
処理装置と該データ処理装置に接続されている回線を制
御する通信制御装置とを有するデータ処理システムにお
ける通信制御装置のデータ魁理装置に対する割込み制御
方式に関する。
上記のデータ処理システムにおいて、回線からデータを
受信したときは、該データが正常なフォーマットのフレ
ームを有しかつ該データ処理Ｖステム宛てのものであれ
ば、従来は、通信制御装置がこれを検知して、どんな場
合でも上記データ処理装置に割込み要求を起こし、上記
データ処理装置は割込み処理を行なって、通信制御プロ
グツムを走行させて通信制御装置を制御して該データを
送ってきた回線に応答した。しかし、上記回線に接続さ
れている相手装置のプログラム暴走等の障害発生により
、同一のデータフレームを繰返し送信した場合、受信側
で肱、それを受信する毎に割込み要求を起こす。一般に
、通信制御装置からの割込みは優先度が高いため、デー
タ処理装置は上記割込み処理を優先的に行なわなければ
ならず、このため共通処理装置の魁理能力がこの割込み
処通に向けられ、その分だけ他の処理の能力が低下する
こととなる。
受信したときは、該データが正常なフォーマットのフレ
ームを有しかつ該データ処理Ｖステム宛てのものであれ
ば、従来は、通信制御装置がこれを検知して、どんな場
合でも上記データ処理装置に割込み要求を起こし、上記
データ処理装置は割込み処理を行なって、通信制御プロ
グツムを走行させて通信制御装置を制御して該データを
送ってきた回線に応答した。しかし、上記回線に接続さ
れている相手装置のプログラム暴走等の障害発生により
、同一のデータフレームを繰返し送信した場合、受信側
で肱、それを受信する毎に割込み要求を起こす。一般に
、通信制御装置からの割込みは優先度が高いため、デー
タ処理装置は上記割込み処理を優先的に行なわなければ
ならず、このため共通処理装置の魁理能力がこの割込み
処通に向けられ、その分だけ他の処理の能力が低下する
こととなる。
第１図は、従来の通信制御装置の構成を示す図である。
図において、 ｃｃｔｙは通信制御装置を示し、記憶装
置ＭＭ、その他に接続される。共通処理装置ＣＰＵμ記
憶装置ＭＭと共同してデータ処理を行なう外に、通信制
御装置ＣＣＵおよびこの通信制御装置ＣＣＵに収容され
ている回線Ｌ１． Ｌ、〜Ｌｎの制御をも行なう。なお
、通信制御装置ＣＣＵＫ＃いて、ＬＣ，、ＬＣ，〜ＬＣ
，は回線ＬＨＬ鵞〜ＬｎＫ対してそれぞれ設けられた回
線接続部、Ｌ−ＣＴＬは回線制御部、ｌｏ−ＣＴＬは入
出力制御部であり、ＣＭは通信制御装置ＣＣＵの制御情
報を格納するメモリである。
置ＭＭ、その他に接続される。共通処理装置ＣＰＵμ記
憶装置ＭＭと共同してデータ処理を行なう外に、通信制
御装置ＣＣＵおよびこの通信制御装置ＣＣＵに収容され
ている回線Ｌ１． Ｌ、〜Ｌｎの制御をも行なう。なお
、通信制御装置ＣＣＵＫ＃いて、ＬＣ，、ＬＣ，〜ＬＣ
，は回線ＬＨＬ鵞〜ＬｎＫ対してそれぞれ設けられた回
線接続部、Ｌ−ＣＴＬは回線制御部、ｌｏ−ＣＴＬは入
出力制御部であり、ＣＭは通信制御装置ＣＣＵの制御情
報を格納するメモリである。
ここに、回線接続部ＬＣ，、ＬＣ、〜ＬＣｎは、回線Ｌ
１ ｔ ’Ｊｌ ＋〜Ｌｎから送られてくるデータより
受信文字の組立てを行ない、また送信文字の分解、さら
に信号のレベル変換などを行い、回線制御部Ｌ−ＣＴＬ
は回線走査回路を備え、回線接続部ＬＣ１゜ＬＣ，〜Ｌ
Ｃ，を走査し、これより文字処理要求を検出し、入出゛
力制御部ｌ０−ＣＴＬに通知するよう構成されている。
１ ｔ ’Ｊｌ ＋〜Ｌｎから送られてくるデータより
受信文字の組立てを行ない、また送信文字の分解、さら
に信号のレベル変換などを行い、回線制御部Ｌ−ＣＴＬ
は回線走査回路を備え、回線接続部ＬＣ１゜ＬＣ，〜Ｌ
Ｃ，を走査し、これより文字処理要求を検出し、入出゛
力制御部ｌ０−ＣＴＬに通知するよう構成されている。
入出力制御部ｌ０−ＣＴＬは、制御メモ９０Ｍの制御情
報により処理を行なうプロセッサを含み、回線制御部Ｌ
−ＣＴＬを経て回線接続部ＬＣ１，ＬＣ，〜ＬＣｎから
の情報に基き、インタフェース制御部ＩＮＴ−ＣＴＬに
割込み要求信号Ｉを送出することが可能なように構成さ
れている。なお回線り、 、 Ｌ、〜Ｌ、よりの受信デ
ータは、回ｗＡ接続部ＬＣ，、ＬＣ，〜ＬＣｎ、回線制
閤部Ｉ、−Ｃ’ｌ’Ｌ 、入出力制卿部ｌ０−ＣＴＬ、
インタフェース制碕部ＩＮＴ−Ｃ’ｌ’Ｌ。
報により処理を行なうプロセッサを含み、回線制御部Ｌ
−ＣＴＬを経て回線接続部ＬＣ１，ＬＣ，〜ＬＣｎから
の情報に基き、インタフェース制御部ＩＮＴ−ＣＴＬに
割込み要求信号Ｉを送出することが可能なように構成さ
れている。なお回線り、 、 Ｌ、〜Ｌ、よりの受信デ
ータは、回ｗＡ接続部ＬＣ，、ＬＣ，〜ＬＣｎ、回線制
閤部Ｉ、−Ｃ’ｌ’Ｌ 、入出力制卿部ｌ０−ＣＴＬ、
インタフェース制碕部ＩＮＴ−Ｃ’ｌ’Ｌ。
およびバスＢを経て、共通処理装置ＣＰＵ記憚装置ＭＭ
を含むデータ処理装置に伝えられ、該データ処理装置か
らの送信データは上記と逆の方向を経て各回線に送られ
る。
を含むデータ処理装置に伝えられ、該データ処理装置か
らの送信データは上記と逆の方向を経て各回線に送られ
る。
いま、例えば、回線接続部ＬＣ，で回線Ｌ１よりのデー
タを受信したとする。このデータが正常なフレーム構成
をもち、かつこのデータ処理システム宛のものであれば
、回線制御部Ｌ−ＣＴＬを経て、入出力制御部ｌ０−Ｃ
ＴＬＫ這ばれ、ここで識別され、割込み要求信号■をイ
ンタフェース制御部ＩＮＴ−ＣＴＬおよびパスＢを経て
共通処理装置ＣＰＵに送る。共通処理装置ＣＰＵはこの
割込み要求信号を受けて割込み処理を行ない通信制御プ
ログラムを走行させ、例えば、上記回線に応答した吠あ
るいは受信したデータを記憶装置ＭＭＫ転送格納する等
の制御を行な５゜ 現在のＨＤＬＣ（へイ・レベル・データ・リング・、コ
ントロール）手順によりデータ・リンクを構成する通信
制御装置において、異常フレームまたはアドレス（宛先
）が自己のアドレスと異るフレーム（フレームとは一定
のフラグパターンではさまれたデータ）を受信したとき
は、これを識別して、共通処理装置に対して割込みを起
さないようにすることは公知である。
タを受信したとする。このデータが正常なフレーム構成
をもち、かつこのデータ処理システム宛のものであれば
、回線制御部Ｌ−ＣＴＬを経て、入出力制御部ｌ０−Ｃ
ＴＬＫ這ばれ、ここで識別され、割込み要求信号■をイ
ンタフェース制御部ＩＮＴ−ＣＴＬおよびパスＢを経て
共通処理装置ＣＰＵに送る。共通処理装置ＣＰＵはこの
割込み要求信号を受けて割込み処理を行ない通信制御プ
ログラムを走行させ、例えば、上記回線に応答した吠あ
るいは受信したデータを記憶装置ＭＭＫ転送格納する等
の制御を行な５゜ 現在のＨＤＬＣ（へイ・レベル・データ・リング・、コ
ントロール）手順によりデータ・リンクを構成する通信
制御装置において、異常フレームまたはアドレス（宛先
）が自己のアドレスと異るフレーム（フレームとは一定
のフラグパターンではさまれたデータ）を受信したとき
は、これを識別して、共通処理装置に対して割込みを起
さないようにすることは公知である。
しかし、公知の装置では、正常なフレームを受信しかつ
そのアドレスが自己宛のものであれば、必ず共通処理装
置に対する割込みを起こす。
そのアドレスが自己宛のものであれば、必ず共通処理装
置に対する割込みを起こす。
しかし、相手装置の異常ループあるいはプログラム暴走
等によ”−リ、データ・リンク手順上正常なフレームを
連続して繰返えし受信した場合１手順上は正しいから、
公知装置では相手端末装置の異常を検出できず、上記フ
レーム受信毎に共通処理装置に割込みを行なうこととな
る。通信制御装置からの割込みは一般に優先度力ｉ高Ｑ
％力為ら、割込みが行なわれる毎に通信制御プログラム
を走行させることとなる。この無駄な処理のために共通
処理装置の負荷が増大し、他の必要な処理力ｌ遅れた１
４〕、不可能となるという問題があった。
等によ”−リ、データ・リンク手順上正常なフレームを
連続して繰返えし受信した場合１手順上は正しいから、
公知装置では相手端末装置の異常を検出できず、上記フ
レーム受信毎に共通処理装置に割込みを行なうこととな
る。通信制御装置からの割込みは一般に優先度力ｉ高Ｑ
％力為ら、割込みが行なわれる毎に通信制御プログラム
を走行させることとなる。この無駄な処理のために共通
処理装置の負荷が増大し、他の必要な処理力ｌ遅れた１
４〕、不可能となるという問題があった。
例えば、上記したＨＤＬＣ手順におし１て、ＲＲ（しＶ
−ブレディ；受信憚イ煽）などのフレーム力を送られて
きた場合、これが何−繰ＧＪ返されても、異常と識別で
きない場合があり、そのときこの不要フレームにいちい
ち応答するため、共通処１１義置の処理能力が大幅に低
下するようなこと力１発生するおそれがあった。
−ブレディ；受信憚イ煽）などのフレーム力を送られて
きた場合、これが何−繰ＧＪ返されても、異常と識別で
きない場合があり、そのときこの不要フレームにいちい
ち応答するため、共通処１１義置の処理能力が大幅に低
下するようなこと力１発生するおそれがあった。
本発明は、公知の通信制御装置における上記の欠点を除
去し、相手ｅ装置の異常のため、データ・リンク手順上
止しいフレームが連続して繰返えして受信される場合、
共通処理装置に対する割込み要求信号を抑圧し、共通処
３１俟置に無駄な負荷を与えず、その処理能力を低下さ
せないための通信制御装置における割込み制御方式を提
供することを目的とする。
去し、相手ｅ装置の異常のため、データ・リンク手順上
止しいフレームが連続して繰返えして受信される場合、
共通処理装置に対する割込み要求信号を抑圧し、共通処
３１俟置に無駄な負荷を与えず、その処理能力を低下さ
せないための通信制御装置における割込み制御方式を提
供することを目的とする。
本発明は次に述べる原理に基くものである。すなわち、
例えば上記したＲＲフレームのような監視フレームは、
正常な場合は該フレーム送出後、受信すべきデータ（応
答）がある時間内に送られてこなかった場合には再送出
するようになされているが、再送出までの時間は一定時
間以上に規定されている。そして一般に相手方から応答
がなく、このために手順で定められたフレームを再送す
る場合、再送までの時間は規定されている０本発明にお
いては、通信制御装置において、受信したフレームの内
容をバッファに保存しておき、上記規定時間より短い時
間内にフレームを受信した場合は、この内容を前回受信
しんフレームの内容と比較し、全く同じときはデータ処
理装置に対する割込み要求信号を発生させず、上記の２
つフレームが異る場合あるいは規定時間経過後次のフレ
ームを受信した場合は割込み要求信号を送出する。
例えば上記したＲＲフレームのような監視フレームは、
正常な場合は該フレーム送出後、受信すべきデータ（応
答）がある時間内に送られてこなかった場合には再送出
するようになされているが、再送出までの時間は一定時
間以上に規定されている。そして一般に相手方から応答
がなく、このために手順で定められたフレームを再送す
る場合、再送までの時間は規定されている０本発明にお
いては、通信制御装置において、受信したフレームの内
容をバッファに保存しておき、上記規定時間より短い時
間内にフレームを受信した場合は、この内容を前回受信
しんフレームの内容と比較し、全く同じときはデータ処
理装置に対する割込み要求信号を発生させず、上記の２
つフレームが異る場合あるいは規定時間経過後次のフレ
ームを受信した場合は割込み要求信号を送出する。
次に本発明の一実施例を図面について説明する。
第２図は本発明に従って構成された入出力制御部ｌ０−
ＣＴＬの接続構成の一例を示す図であり、第１図に示す
通信制御装置ＣＣＵの入出力制御部ｌ０−ＣＴＬにこれ
を付加することにより本発明による通信制御装置が構成
される。
ＣＴＬの接続構成の一例を示す図であり、第１図に示す
通信制御装置ＣＣＵの入出力制御部ｌ０−ＣＴＬにこれ
を付加することにより本発明による通信制御装置が構成
される。
第２図において、Ｃ−Ｐは公知の通信制御装置の入出力
制御部に設けられている文字処理を行な５文字処理部で
あり、ＢＭＩ 、ＢＭＩはそれぞれ第１および第２のバ
ッファ、ＣＲＣは受信データの正否をチェックするた−
めのＣＲＣ演算部、ＲＤ−ＣＴＬは受信データ制約部、
ＣＯＭＦは比較演算部、Ｔはタイマ部である。その他の
記号は第１図に対応する。
制御部に設けられている文字処理を行な５文字処理部で
あり、ＢＭＩ 、ＢＭＩはそれぞれ第１および第２のバ
ッファ、ＣＲＣは受信データの正否をチェックするた−
めのＣＲＣ演算部、ＲＤ−ＣＴＬは受信データ制約部、
ＣＯＭＦは比較演算部、Ｔはタイマ部である。その他の
記号は第１図に対応する。
第１図および第２図を参照して説明する６例えば回線Ｌ
１から受信されたデータは、既に述べたように、回線接
続部ＬＣ，，回線制御郁Ｌ−Ｃ’ｌ’Ｌを経て第２図に
示す入出力制御部ｌ０−ＣＴＬの文字処バッファに格納
されたデータの正否がＣＲＣデエツクされ、このデエツ
ク結果が受信データ制御部Ｒ１＞ −Ｃ’ｌ’ｌ、に通
知される。受信データが正しく、正と通知されると、受
信データ制鉤部ＲＤ−ＣＴＬは比較演算部ＣＯＭＰに信
号を送りこれを起動するとともに、タイマ部Ｔにも起動
信号を送る。比較演算部ＣＯＭＦは第１および第２のバ
ッファの内容を読取り比較し一致・不一致を受信データ
制御部ＲＤ−ＣＴＬに通知する。受信データ制御部ＲＤ
−ＣＴＬは不一致信号を受けると割込み要求償号工を送
出し、これをインタフェース制釣郁ＩＮＴ−ＣＴＬおよ
びパスＢを経て共通処理装置ＣＰＵに送るとともに、第
１のバッファＢＭＩの内容を第２のバッファＢＭＩに移
す。共通も理装置ＣＰＵは、上記割込み要求信号■を受
けて、割込み処理を行ない、通信制御ブログクムを起動
して、上記第２のバッファＢＭＩの内容を共通処理装置
ＣＰＵあるいは記憶装置ＭＭに取込む。
１から受信されたデータは、既に述べたように、回線接
続部ＬＣ，，回線制御郁Ｌ−Ｃ’ｌ’Ｌを経て第２図に
示す入出力制御部ｌ０−ＣＴＬの文字処バッファに格納
されたデータの正否がＣＲＣデエツクされ、このデエツ
ク結果が受信データ制御部Ｒ１＞ −Ｃ’ｌ’ｌ、に通
知される。受信データが正しく、正と通知されると、受
信データ制鉤部ＲＤ−ＣＴＬは比較演算部ＣＯＭＰに信
号を送りこれを起動するとともに、タイマ部Ｔにも起動
信号を送る。比較演算部ＣＯＭＦは第１および第２のバ
ッファの内容を読取り比較し一致・不一致を受信データ
制御部ＲＤ−ＣＴＬに通知する。受信データ制御部ＲＤ
−ＣＴＬは不一致信号を受けると割込み要求償号工を送
出し、これをインタフェース制釣郁ＩＮＴ−ＣＴＬおよ
びパスＢを経て共通処理装置ＣＰＵに送るとともに、第
１のバッファＢＭＩの内容を第２のバッファＢＭＩに移
す。共通も理装置ＣＰＵは、上記割込み要求信号■を受
けて、割込み処理を行ない、通信制御ブログクムを起動
して、上記第２のバッファＢＭＩの内容を共通処理装置
ＣＰＵあるいは記憶装置ＭＭに取込む。
いｔ、上記のように、データを受信し℃、これが第２の
バッファＢＭＩに格納保持されているとする。なお先に
このデータを受信してＣＲＣデエツクによりデータが正
しいことが受信データ制御部ＲＤ−ＣＴＬに通知された
とき、既に述べたように一〇ＴＬに送出するよう構成さ
れている。
バッファＢＭＩに格納保持されているとする。なお先に
このデータを受信してＣＲＣデエツクによりデータが正
しいことが受信データ制御部ＲＤ−ＣＴＬに通知された
とき、既に述べたように一〇ＴＬに送出するよう構成さ
れている。
次に、新しいデータが受信されると、上記と全く同様な
処理が行なわれる。
処理が行なわれる。
まず、第１および第２のバッファＢＭｌお上びＢＭＩの
内容を比較し不一致が検出されると、タイマ部Ｔから規
定時間′経過後送られる信号が既に受信すれ℃いるかい
ないかに拘らず、受信データ制御部ＲＤ−ＣＴＬは割込
み要求信号Ｉを送出する。
内容を比較し不一致が検出されると、タイマ部Ｔから規
定時間′経過後送られる信号が既に受信すれ℃いるかい
ないかに拘らず、受信データ制御部ＲＤ−ＣＴＬは割込
み要求信号Ｉを送出する。
また、第１および第２のバッファＢＭＩおよびＢＭＩの
内容の一致が検出された場合、すなわち、部ＲＤ−ＣＴ
Ｌで受信されたとき、受信データ制御部ＲＤ−ＣＴＬで
はタイマ部Ｔからの規定時間の経過を示す前記の信号が
既に受信されているか否がを識別し、既に規定時間を経
過して上記信号が受信されていることが識別されれば、
割込み要求信号Ｉを送出する。
内容の一致が検出された場合、すなわち、部ＲＤ−ＣＴ
Ｌで受信されたとき、受信データ制御部ＲＤ−ＣＴＬで
はタイマ部Ｔからの規定時間の経過を示す前記の信号が
既に受信されているか否がを識別し、既に規定時間を経
過して上記信号が受信されていることが識別されれば、
割込み要求信号Ｉを送出する。
しかし、未だ規定時間を経過せず上記信号が受信されて
いな；１ことが識別されれば、割込み要求信号Ｉの送出
は行なわれない。
いな；１ことが識別されれば、割込み要求信号Ｉの送出
は行なわれない。
このようにして、相手要素装置の異常により同一のフレ
ームが規定時間を経過しないうちに再開受信されたとき
は、共通処理装置に対する劉込みは行なわれない。
ームが規定時間を経過しないうちに再開受信されたとき
は、共通処理装置に対する劉込みは行なわれない。
以上、本発明の目的を達するための、第１および第２の
バッファ、比較演算部タイマ部等の手段を入出力制御部
に設けた実施例を示したが、この手段は通信制御装置内
の他の部分、あるいは場所に設けることができる。
バッファ、比較演算部タイマ部等の手段を入出力制御部
に設けた実施例を示したが、この手段は通信制御装置内
の他の部分、あるいは場所に設けることができる。
本発明は、上記実施例に限られることなく、その技術的
範囲において種々の変形が可能である。
範囲において種々の変形が可能である。
本発明は上記のように構成されているので、データ処理
装置と該データ処理装置に接続されている回線を制御す
る通信制御装置との両方を制御すレームを規定時間を経
過しないうちに繰り返えし送信するような異常を生じた
際、データ処理装置に対して無駄な割込みを行なうこと
を防止し、上記共通処理装置の処理能力の低下な肪止し
得る効果がある。
装置と該データ処理装置に接続されている回線を制御す
る通信制御装置との両方を制御すレームを規定時間を経
過しないうちに繰り返えし送信するような異常を生じた
際、データ処理装置に対して無駄な割込みを行なうこと
を防止し、上記共通処理装置の処理能力の低下な肪止し
得る効果がある。
第１図は従来の通信制御装置の構成を示す図、第２図は
本発明の一実施例の構成を示す接続図である。 ＣＰＵ−・共通処理装置、ＭＭ−記憶装置、Ｂ −・共
通パス、ＣＣＵ−・通信制御装置、ＩＮ’ｌ’−ＣＴＬ
−インタフェース制御部、ｌｏ−ＣＴＬ−・・入出力制
御部、Ｌ−ＣＴＬ−一回線制御部、ｂｃ、 、 Ｌｃ、
−ＬＣＩＩ−回線接続部、ＬＨ、ＬＨ、〜Ｌｒ１ ｓｅ
ｅ回線、Ｃ−Ｐ−文字処理紙ＢＭＩ−・第１のバッファ
、ＢＭＩ−・・第２のバッファ、ＣＯＭＰ−比較演算部
、ＲＤ−ＣＴＬ−受信データ制御部、ＣＲＣ・・・ＣＲ
Ｃ演算部、Ｔ・・・タイマ部特許出願人 富士通株式会
社 代理人 弁理士玉蟲久五部 （外５名）
本発明の一実施例の構成を示す接続図である。 ＣＰＵ−・共通処理装置、ＭＭ−記憶装置、Ｂ −・共
通パス、ＣＣＵ−・通信制御装置、ＩＮ’ｌ’−ＣＴＬ
−インタフェース制御部、ｌｏ−ＣＴＬ−・・入出力制
御部、Ｌ−ＣＴＬ−一回線制御部、ｂｃ、 、 Ｌｃ、
−ＬＣＩＩ−回線接続部、ＬＨ、ＬＨ、〜Ｌｒ１ ｓｅ
ｅ回線、Ｃ−Ｐ−文字処理紙ＢＭＩ−・第１のバッファ
、ＢＭＩ−・・第２のバッファ、ＣＯＭＰ−比較演算部
、ＲＤ−ＣＴＬ−受信データ制御部、ＣＲＣ・・・ＣＲ
Ｃ演算部、Ｔ・・・タイマ部特許出願人 富士通株式会
社 代理人 弁理士玉蟲久五部 （外５名）
Claims (1)
- ゛データ処理装置と該データ処理装置に接続されている
通信制御装置とを有するデータ魁理システムにおいて、
上記通信制御装置は、受信データを一時格納する第１の
バッファと、前回受信した受信データを格納保持する第
２のバッファと、第１のバッファに受信データが格納さ
れたとき第１および第２のバッファの内容を比較し一致
を検出する比較演算部と、上記第１のバッファに受信デ
ータが格納されたとき起動され規定時間経過時に信号を
送出するタイマ部とを具備し、１１１回受信したデータ
と同一のデータを規定時間経過＃ｉに再度受信したとき
は、上記データ処理装置に対する割込み要求を抑圧する
ことを物像とする割込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132888A JPS5833748A (ja) | 1981-08-25 | 1981-08-25 | 割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132888A JPS5833748A (ja) | 1981-08-25 | 1981-08-25 | 割込み制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833748A true JPS5833748A (ja) | 1983-02-28 |
| JPS6116106B2 JPS6116106B2 (ja) | 1986-04-28 |
Family
ID=15091892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132888A Granted JPS5833748A (ja) | 1981-08-25 | 1981-08-25 | 割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833748A (ja) |
-
1981
- 1981-08-25 JP JP56132888A patent/JPS5833748A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6116106B2 (ja) | 1986-04-28 |
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