JPS5824185A - 文字パタ−ン発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は文字パターン発生回路に関するものであシ、′
更に詳細には、いわゆる漢字システムを構成するキャラ
クタディスプレイやドツトプリンタに文字パターンを供
給する文字パターン発生回路に関するものである。尚以
下はキャラクタディスプレイを想定して説明する。

周知の通り、キャラクタディスプレイ装置では文字パタ
ーン発生回路のパラレル出力をシリアルドツトに変換し
てビデオ信号としている。今、漢字を２４Ｘ２４０ドツ
トで表示するキャラクタディスプレイ装置を考えてみる
。こｑ様なディスプレイ装置において、英字φ数字・仮
名文字等を表示する場合ａ２４Ｘ２４で表示すると漢字
とのバランスがとれ表いので、２４Ｘ１２で表示するの
が一般的である。例えば第１図に表示画面の一部を示す
と、漢字Ｆｉ２４Ｘ２４で数字は２４Ｘ１．２で表示さ
れている。尚、以後は漢字の様に２４×２４で表示され
る文字を全角文字と、又、数字・英字φカナの様に２４
Ｘ１２で表示される文字を半角文字と称す。

ところで、キャラクタディスプレイ装置においては出力
制御の簡素化を図る為全角文字１字分（即ち２４Ｘ２４
）のドツトパターンを１出方制御率位として扱うのが一
般的である。

２４Ｘ２４ドツトを１出力制御率位として、表示文字間
の空隙を不揃いなものとし遅い為には文字パターンの発
生に関し何らかの工夫がなされな、　ければならず、従
来より様々な手法が講じられている。

その第１のものは２つの半角文字を一対とした組み合せ
パターンを予め文字パターン発生回路内に全て周率して
おく手法である。しかしながら、仮りに半角文字の種類
を数字１０文字・英字（小文字）２６文字のみＫｌａ定
してもそれだけで３６文字あり、想定される組み合せパ
ターンは３６×３６−１２９６通）にもなってしまう、
まして半角文字の範囲を英字（大文字）２６文字・片仮
名槌文字・平仮名４８文字まで広げると半角文羽オ詔文
字にもなり想定される組み合せパターンは何と１５８Ｘ
１５８１８ＩＩ２４９６４通ｐにもなってしまうことに
なる。従ってこの第１の手法は文字パターン発生回路の
容量をいたずらに増すのみといえよう。

その第２のものは、全角文字用の文字パターン発生回路
の他Ｋｎ、ＯＭで構成され各々全ての半角文字が格納さ
れた文字パターン発生回路を２個用意し、双方の文字パ
ターン発生回路に文字コードを与えることＫより双方の
文字パターン発生回路から半角文字の文字パターンを読
み出し、読み出された文字パターンをパラレルシリアル
変換用のシフトレジスタに印加する手法である。この手
法によると、半角文字を数字・英字（小文字）に限定し
た場合必要とされる文字パターンは３６×２−７２個、
半角文字を英字（大文字）・片仮名・平仮名まで広げた
場合必要とされる文字パターンは１５８Ｘ２−３１６個
となる。この手法によった場合、上記第１の手法と比較
した場合は文字パターン発生回路の容量は大幅に減るが
、それでも必　　　　　　１要とされる文字パターン０
２倍の儂数の文字パターンを用意しなければならない。

更に第３の手法としてソフトウェア的表処理が考えられ
る。即ち、この手法はＣＰＵメそりのＲＡＭ領域に文字
パターン発生回路から読み出された半角文字の文字パタ
ーンを２文字分ストアし、この文字パターンをシリアル
ドツトに変換する手法である。

しかしながらこの手法によった場合、ＣＰＵの負担が増
大し、又特に表示速度が遅くなるという問題がある。

本発明はこの様な現状に鑑本なされたものである。即ち
、本発明は全角文字１文字分のドツトパターンを１出力
制御率位として扱うキャラクタディスプレイ装置等の文
字パターン発生回路において、文字パターン発生回路の
メモリ領域を有効に活用し、そのメモリ容量の削減を図
ることを第１の目的とする。更に本発明は上記キャラク
タディスプレイ装置等の文字パターン発生回路において
、半角文字の合成を必要最低限のメモリ容量で容品かつ
迅速に処理することを第２の目的とする。

以下図面上参照して本発明の一実施例を群細に説明する
。

第２図は本発明の一実施例に係る文字パターン発生回路
のブロック図である。

図中１はリードオンリメモリ、２・３はセレクタ、４・
５はレジスタ、６はシフトレジスタを各々示している。

リードオンリメモリ１の内容の１部を視覚的に表現した
のが第３図であシ、リードオンリメモリ１には２４Ｘ２
４ドツトで全角文字が、２４Ｘ１２ドツトで半角文字が
格納されている。又、このリードオンリメモリ１は２４
Ｘ２４ドツトを単位としてアクセスされ、アクセスされ
ることにより１行ずつ（即ち２４ビツトずつ）パラレル
データが出力される様になされている。

セレクタ２・３は２４ビツト入力・１２ビツト出力のセ
レクタである。更に分脱すると、セレクタ２のａ入力及
びセレクタ３のｂ入力には各々リードライトメモリ１０
２４ビツトのパラレル出力のうち上位１２ピツトが供給
され、又、セレクタ２のｂ入力及びセレクタ３のａ入力
には各々リ一ドライドメモリＩＣ）２４ビツトのパラレ
ル出力のうち下位１２ビツトが供給される様になされて
いる。そして、セレクタ２・３は制御信号によ〕ａ入力
・ｂ入力のいずれかを選択出力する様になされている。

尚、この制御信号は例えば文字コード中の一部ビットを
用いて作成してもよいし、又、当該文字のカテゴリーを
示すシフトコード等を用いて作成してもよい。

レジスタ４拡セレクタ２の出力を、又レジスタ５はセレ
クタ３０出力を各々ラッチする１２ビツトのレジスタで
ある。

シフトレジスタ６はレジスタ４から出力された１２ビツ
トのパラレルデータとレジスタ５から出力された１２ビ
ツトのパラレルデータとをシリアルドツトに変換して出
力するものである。

シフトレジスタ６の出力はビデオ信号として使用される
。

次に作用を説明する。

第４図は全角文字を表示する場合のリードオンリメモリ
に格納された文字パターンと表示画面とを表わしておシ
、第５図は第２図の文字パターン発生回路内のデータの
流れを示している。

先ず文字コードが供給され、リードオンリメモリ１から
「社」という文字パターンが２４ビツト（１行）ずつ読
み出される。

このうち、上位１２ビツト・即ち「ネ」の部分はセレク
タ２のａ入力とセレクタ３のｂ入力に供給され、下位１
２ビット即ち「±」の部はセレクタ２のｂ入力とセレク
タ３のａ入力に供給される。

この時セレクタ２・３はともＫａ大入力選択しておシ、
その結果、セレクタ２からレジスタ４には「ネ」の部分
が、セレクタ３からレジスタ５には「±」の部分が供給
され、レジスタ４・５にラッチされた後、シフトレジス
タ６に供給される。

シフトレジスタ６に供給された２４ビツトのパラレルデ
ータはシフトレジスタ６からシリアルドツトとして出力
される。

以後上記動作を１文字分即ち２４回繰ｐ返すことによシ
「社」という文字パターンが表示される。

次に、第６図は半角文字を表示する場合のり−ドオンリ
メモリに格納され丸文字パターンと表示画面とを表わし
てお〕、第７図、第８図は第２図の文字パターン発生回
路内のデータの流れを示している。

ｒ２．ａＪと表示させる場合は「２」という文字コード
とｒａＪという文字コードが供給される。

「２」という文字コードが供給されると、「ｂ」という
文字パターンと「２」という文字パターンとが同一のア
ドレスに格納されているので、　ｒｂ２Ｊという文字パ
ターンが２４ピツ）（１行）ずつリードオンリメモリ１
から読み出される。

このうち、上位１２ビット即ちｒｂＪの部分は　。

セレクタ２のａ入力とセレクタ３のｂ入力に供給され、
下位１２ビット即ち「２」の部分はセレクタ２のｂ入力
とセレクタ３のａ入力に供給される。

この時、セレクタ２はｂ入力をセレクタ３はａ入力を選
択しておシ、その結果、セレクタ２からレジスタ４に及
びセレクタ３からレジスタ５に「２」の部分が供給され
る。（尚、セレクタ３はいずれの入力をも選択しない様
圧して４よい）続いてレジスタ４にストローブ信号が印
加され、レジスタ４に「２」の部分がラッチされる。一
方レジメタ４にはストローブ信号は印加されないので何
も′ラッチされない。ここまでの状態を示したのが第７
図である。

次に、「ａ」という文字コードが供給されると、ｒａＪ
という文字パターンと「１」という文字パターンとが同
一のアドレスに格納されているので、ｒａｌ　Ｊという
文字パターンが２４ビツト（１行）ずつリードオンリメ
モリーから読み出される。

このうち、上位１２ビット即ち「工」の部分はセレクタ
２のａ入力とセレクタ３のｂ入力に供給され、下位１２
ビット即ち「１」の部分はセレクタ２のｂ入力とセレク
タ３のａ入力に供給される。

この時セレクタ２は暑入力をセレクタ３はす、入力を選
択しておシ、その結果セレクタ２からレジスタ４に及び
セレクタ３かもレジスタ５ｉｃｒ　ａ　’ｉの部分が供
給される。（尚セレクタ２はいずれの入力をも選択しな
い様にしてもよい９ 続いてレジスタ５にストローブ信号が印加され、レジス
タ５Ｋｒａ　Ｊの部分がラッチされる。一方レジスタ４
にはストローブ信号は印加されないのでレジスタ４Ｋａ
既にラッチされている「２」の部分がそのまま保持され
る。

続いてレジスタ４及びレジスタ５の内容はシフトレジス
タ６に供給され、シフトレジスタ６によりシリアルドツ
トに変換される。ここまでの状態を示したのが第８図で
ある。以後上記動作を２４回繰シ返すととＫよ１）ｒ２
ａＪという文字パターンが表示される。

尚、上記においてはキャラクタディスプレイ装置に適用
する場合を想定して説明したが、ドツトプリンタ装置に
も本発明はその１１適用できるものである。

又、上記実施例では１記憶領域内に英字と数字を格納し
た例につき説明をしたが他の岨み合せ、同一文字でイタ
リック体とゴシック体の様に字体の異なる文字を格納し
てもよい、又、何を半角文字とするかも任意である。

以上説明し丸裸に本発明によれば、文字パターン発生回
路のメモリ領域を有効に活用できるので半角文字の為に
用意すべき容量を低減できる。

具体的には前述の第一２の従来の手法の場合の半分の領
域でよい。

又、更に本発明においてはノ・−ドウエア的処理を基本
とするので動作速度が極めて速く、必要とされるハード
ウェア量も少なくてすむ。

【図面の簡単な説明】

第１図は表示画面の一部を示す図。第２図は本発明の一
実施例を示す図。＃Ｉ３図はリードオンリメモリの内容
を示した図。第４図、第６図はＩＪ−ドオンリメモリの
内容と表示パターンの関係を示す図、第５図、第７図、
第８図はデータの流れを示す図。 １・・・リードオンリメモリ　　２．３・・・セレクタ
４．５・・・レジスタ　　　　６・・・シフトレジスタ
特許出願人　東京芝浦電気株式会社　　　　　　　１代
理人弁理士　則　　近　　電　　佑 （他１名） 第１図 第２図 第３図 第４図　　　第５図 第６図 第８図 第７図

Claims (2)

【特許請求の範囲】
1. （１）　　リードオンリメモリにより構成され、全角文
   字１文字分の文字パターンと牛角文字の２文字分の文字
   パターンとが同一大きさの単位パターン格納領域に格納
   されたことを特徴とする文字パターン発生回路。
2. （２）全角文字１文字分の文字パターンと半角文字２文
   字分の文字パターンとが同−太ささの単位パターン格納
   領域に格納され九リードオンリメモリと、 前記単位パターン格納領域の２分割されたパラレル出力
   の各々を供給され、供給されたパラレル出力のいづれか
   を選択する第１及び第２のセレクタと、 該第１及び第２のセレクタの出力を夫々ダッチする第１
   及び第２のレジスタとを具備するパターン発生回路。