JPS58221517A - パルス電圧発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はパルス電圧発生回路に係シ、特に立上りが速く
、集積化に適したパルス電圧発生回路に関する、 一般に容量性負荷、例えは圧電素子や放電ファックス用
マルチスタイラス等はパルス状の電圧上印加することに
より駆動される。

これらの容量性負荷を駆動する場合には、立上シの速い
パルス電圧を印加することが好ましく、−ｉ７？１．高
出力１得るためにはその振幅が大なるほどよい。このた
め、高速応答性を持つ電圧（数十Ｖ〜数百Ｖ）のパルス
発生回路が要求される。高性能の単体素子と高抵抗値か
らなる該回路は高価で消費電力が大きく、構成面積も大
きくなるという欠点を有する。

これを解消するため、基本回路構成が第１図となるよう
な定電流形式によるパルス発生回路が提案されている。

同図において、スイッチ回路２，３は入力端子１からの
制御信号により交互に作動する。これに伴って定電流源
４，５は定電流１４　、Ｉｓ　ｋ発生し、出力段６のバ
ラノア用トランジスタ７．８を動作させ、圧電素子等の
ｇ＊性負荷１２０両端１０．１１間にほば［源電圧Ｖａ
ｃの振幅を持つパルス亀圧を発生する。このとき出方段
トランジスタ７の電流増幅率をｈ７とすれば、出力パル
ス電圧の立上り時間ｔ、は近似的に次式で表わされる。

但し、１４はトランジスタ７のベース電流、また、Ｃは
容量性負荷１２の静電容量値である。

式（１）からより高速な立上りヲ１４るＫ　＃ｉＩ　４
または１ｌｙｋ増加すればよいことがわかる。しかしバ
ッファ用として用いられる電力用トランジスタ、７や８
は一般Ｋ１１ｌ流増幅率が低く特に高電圧用のトランジ
スタにおいて、これを増加させることは難かしい。また
電流を増加させることは消費電力の増大につながり、集
積化する場合に大きな障害となる。このため立上り時間
ｔｒｉ短縮することは困離で、特に集積回路化する場合
には限度かあ：）た。

本発明の目的は前記した問題点全解消し、低消費電力で
高速のパルス発生回路を提供するにある。

本発明は駆動される負荷が、容量性であり、スイッチン
グ時にのみ電流が流れ得ることに、着目しバッファ部全
サイリスタを含んだ回路構成とし、小電流によって立上
シの速い電圧パルスを得るように゛したものである。

本発明の第１の特徴とするところは、電源電圧が印加さ
れる第１の主端子を有する第１導電形のエミッタＪ−と
、第２導電形のベースノーと、ゲート端子１有する第１
導電形のベース層と、第２の主端子を有する第２導電形
のエミツタ層とからなるサイリスク、制御信号によって
サイリスタのゲート端子に電流を供給する電流源回路、
サイリスタの第２の主端子に接続される第１導電形層と
サイリスタのゲート端子に接続される第２導電形層とか
らなるｐｎ接合を少なくとも有する回路素子、一方の端
子がＰｎ接合の第２導電形層に接続される抵抗とを有し
、サイリスタの第２の主端子と抵抗の他方の端子間に負
荷を接続することにある。

さらに本発明の第２の特徴とするところは、上述のサイ
リスタを備え、さらに、制御信号によってサイリスクの
ゲート端子に定電流を供給する第１の電流源回路、サイ
リスタの第２の主端子に接続される第１導電形の工之ツ
タ層と、サイリスタのゲート端子に接続される第２導電
形のベース層と、第１導電形のコレクタ層とから成るト
ランジスタ、上記制御信号によってトランジスタのベー
スノーに電流を供給する第２の電流源回路、全有し、サ
イリスタの！２の主端子とトランジスタのコレクタ層間
に負荷を接続することＫある。

以下実施例によって本発明の詳細な説明する。

第２図は本発明の電圧パルス発生回路の基本を示す第１
の実施例である。

第２図に於いて、１は制御信号を入力する入力端子、２
はスイッチ回路、１３は電源電圧Ｖｃｃが印加されるア
ノード端子１４を有するＰ形エミッタ層Ｐにと、ｎ形ペ
ース層ｉ１１と、ゲート端子１６ｔｌ−有するＰ形ベー
ス層と、カソード端子１５を有するｎ形エミッタ層とか
らなるサイリスタ、４は制御信号によってサイリスタ１
３のゲート端子１６に定電流１４を供給する定電流源、
１７はサイリスタ１３のカソード端子１５に接続される
Ｐ形層とサイリスタ１３のゲート端子１６に接続される
ｎ形層とからなるｐｎ接合であるダイオード、１８は一
方がダイオード１７のｎ形層に、他方が負荷１２に接続
される抵抗である。ここでいうサイリスタは、Ｐｚ　ｉ
ｓ　Ｐｗ　ｎｍの４層構造に限定されずに、これに類す
るものも含まれる。

いま入力端子１から制御信萼が入力されると、スイッチ
２がＯＮ状態となり定電流源４が作動し、定電流工４が
発生する。この電流工４によりサイリスタ１３は導通状
態となり、負荷端子１００′嵯位は急激に電源電圧Ｖｃ
ｅ近くまで上昇する。電位が安定すると負荷１２に流れ
る電流は零となシ、サイリスタ１３はＯＦＦ状態となる
。このとき定電流源４はまだ動作状態にあり、ゲート端
子１６とカソード端子１５間は逆バイアス状態にあるの
でダイオード１７は不導通となっている。次に制御信号
がオフとなった場合、スイッチ回路２がＯＦＦ状態にな
り定電流源４が動作全停止する。

ゲート端子１６は抵抗１８を介して負荷端子１１に接続
されているので、ダイオード１７＋ｉ導通状態となり、
負荷１２に蓄えられていた電荷はダイオード１７と抵抗
１８ｔ−介して放電され、端子１０の電位は時定数ＣＲ
を持って減少する。このとき、出力信号として任意電位
から電源電位のパルスを得ようとする場合、負荷端子１
１會任意電位となるように構成すれば良く、第２図では
、好ましい実施例として任意電位は接地電位となってい
る。

本実施例に於いて、サイリスタ１３は従来例のトランジ
スタ７とは異なり、少ないゲート電流で駆動し、一旦導
通領域に突入すると急激に（短力１い時間で）負荷電圧
が上昇する。このことヲ（１）式と対応させて考えるな
らば、Ｉ４は小さいが電流増幅率が極端に大きいことに
相当し、立上り時間ｔ、は短縮され、高速で効果的にノ
くルス全発生することができる。

第３図に本発明の第２の実施例を示す。

第３図に於いて、４０は電源電圧−Ｖｚｍが印加される
カソード端子４１？有するｎ形エミッタ層ｎＰ！と、Ｐ
形ベース層ＰＩＩと、ゲート端子４３を有するｎ形ベー
ス層と、アノード端子４２ｔ−有するＰ形エミッタ層と
からなるｎゲートサイリスタ、４は制御信号によってサ
イリスタ４０のゲート端子４３に定電源１４ｔ−供給す
る定電流源、１７０はサイリスタ４０のアノード端子４
２に接続されるｎ形層とサイリスタ４０のゲート端子４
３に接続されるＰ形層とからなるＰｎ４ｉ＆であるダイ
オードである。第３図に於いて第２図と同一符号は同−
物及び相当物を示す。

第３図は第２図のＰゲートサイリスタ１３０代わりにｉ
ゲートサイリスタ４０ｔ−使用して、負のパルス電圧を
発生する場合の実施例を示しており、第２図の第１の実
施例と同様な動作によって同様な効果がある。

第４図は本発明の第３の実施例を示すものであり、第２
図の第１の実施例に於ける抵抗１Ｂを定電流源５で冒き
換え、ダイオード１７０に代え新たにＰＮＰ）ランジス
タ８を設けたものである。

第４図に於いて、ＰＮＰ）ランジスタ８のＰエミッタ層
Ｐ７はサイリスタ１３のカソード端子１５に、ｎベース
層ｎＲはサイリスタ１３のゲート端子１６に、Ｐコレク
タ層Ｐｃは負荷１ｚにそれぞれ接続されており、１９は
インノ（−夕である。

また、サイリスタ１３とＰＮＰ）ランジスタ８とによっ
て出力バッファを構成している。

第４図において入力端子１から制御信号が加えられスイ
ッチ２がＯＮ状態、スイッチ３がＯＦＦ状態となったと
き、定電流源４は動作状態、５は停止状態となる。定電
流源４で発生した電流Ｉ４ｔまサイリスタ１３のゲート
電流となりサイリスタ１３は導通し、負荷１２に電圧Ｖ
ｃａが加わる。制御信号がＯＦＦとなったときはスイッ
チ２がＯＦＦ状態、スイッチ３がＯＮ状態となシ逆に電
流源４は停止、５は動作状態となυ電流■８はＰＮＰト
ランジスタ８のベース電流となり、ＰＮＰトランジスタ
８を駆動する。負荷１２に蓄えられた電荷はＰＮＰ）ラ
ンジスタ８のコレクタ電流となり急速に放電する。この
ときの立下り時間１．はＰＮＰトランジスタ８の電流増
幅率ｆ：ｈｓ　とすれば近似的に次式で表わされる。

（２）式かられかるように立下り時間ｔｆはＩｌｌ＋ｈ
８が大なるほど短縮できる。また立下り時間とＫｓｋ一
定とするならば電流値は少なくて良いことになる。

以上述べた回路構成により、第２図に示したと同様、制
御信号に対志した高速のパルス電圧を得ることができる
。

本実施例に於いてはさらにパルス電圧の立下り時間をも
速くすることができ、しかもスイッチング時のみに急速
に大電流を流すことができるため、総消費電力を低くす
ることができ、集積回路化に有利という効果を有する。

第５図は本発明の第４の実施例を示すものであり、第３
図の第２の実施例に於ける抵抗１８を定電流源５で置き
換え、ダイオード１７０に代え新たにＮＰＮ）ランラス
タ８０ｆ：設けたものである。

第５図に於いて、ＮＰＮ）ランジスタ８０のｎエミッタ
層ｎｌはサイリスタ４０のアノード端子４２に、Ｐイー
１層Ｐｍはサイリスタ４０のゲート端子４３に、ｎコレ
クタ層ｎｃは負荷１２にそれぞれ接続されており、サイ
リスタ４０とＮＰＮトランジスタ８０とによって出力バ
ッファを構成している。

第５図は第４図のＰゲートサイリスタエ３０代わりにｎ
ゲートサイリスタ４０を使用して、負のパルス電圧を発
生する場合の実施例を示しており、第４図の第３の実施
例と同様な動作によって同様な効果がある。

ｗｃ６図に本発明の第５の実施例を示す。同図において
第２図から第４図に示したと同符号の部分は夫々同じ部
分に相当するものとする。

本実施例ではまた第４図に示した第３の実施例に於ける
インバータ１９とスイッチ３を省略したより簡素な回路
となっている。

第６図に於いて、２０．２２はＮＰＮ）ランジスタ、２
１はＰＮＰ）ランジスタ、２３，２４゜２５．２６，２
７，２８，２９．３０は抵抗である。

第６図において第１の定電流回路４はＮＰＮ）ランジス
ク２０．２１で構成され、定電流回路５はＮＰＮ）ラン
ジスタ２２で構成されている。またＮＰＮ）ランジスタ
２０は入力スイッチ２も兼ねている。サイリスタ１３の
アノードと電源の間に設けられ比抵抗３０はピーク電流
の値を押えサイリスタ１３の破壊を防止するためのもの
である。

いま・入力端子１に制御信号となる振幅がＶｖで一定の
入力パルスが加わった場合、ＮＰＮ）ランジスタ２０の
コレクタには次式で表わされる一定電流Ｉｃが流れる。

ここにＩＬｌは分割抵抗２３の抵抗値 Ｒ＋　２は分割抵抗２４の抵抗値 Ｅｌはエミッタ抵抗２５の抵抗値 ｖＩＩＩ！はトランジスタ２０のベースエミッタ間電圧 である。

この電流Ｉｃは抵抗２６の値か比較的大きく選ぶことＫ
よってほとんどＰＮＰトランジスタ２１ノヘース電流と
な！！ｌ）、ＰＮＰトラ：／ジＸｌＩ２１（Ｄ電流増幅
率’ｒ、　ｂ　ｐとすれば、コレクタには１４＝ｌｃ−
１１ｐの定電流が流れる。ＮＰＮ　）ランジスタ２２の
コレクタにはバイアス電圧Ｖｍにより、ＮＰＮ）ランジ
スタ２０と同様の理屈で定電流Ｉ１１が流れ得る状態に
あり、Ｉ４＞ＩＳＯごとく設定されている。このためＩ
４　　１Ｂの電流はサイリスタ１３のゲート電流となり
、サイリスタを導通状態とする。

次に入力パルスＣが低レベルとなったときＮＰＮトラン
ジスタ２０はＯＦＦ状態となり、従ってＰＮＰ）ランジ
スタ２１もＯＦＦ状態となる。このときＰＮＰ　）ラン
ジスタ８のエミッタ電位はほぼ電源電圧に近い電位とな
っているため、ＰＮＰトランジスタ８のエミッタ・ベー
ス間は順方向にバイアスされる。このためＰＮＰ）ラン
ジスタ８は導通状態となり、ベースからは一定電流Ｉｓ
がトランジスタ２２に流れ、負荷１２に蓄わ見られた電
荷はトランジスタ８のコレクタ電流１１１（１＋ｈｓ）
となって急速に放電する。

以上述べたように本実施例の構成によっても高速な電圧
パルスを発生させることができる。

また、本実施例はインバータやスイッチ部を省くことが
できるので、回路全簡略化できる。さらにｖ３を変える
ことによって卒下り時間ｔｔｔ−制御でき心。抵抗３０
によってサイリスクの破壊を防止できる等の効果を有す
る。

第７図は本発明の第６の実施例で制御信号である入力パ
ルスに対応し、負の電圧パルスが発生する回路の場合を
示しである。

同図においても第２図から第６図に示したと同符号の部
分は夫々同じ部分に相当するものである。

第７図に於いＣ３’ｌ、３２はＰＮＰ　）ランジスタ、
３３はＮＰＮ）ランジスタである。

第２の定電流回路５はＰＮＰトランジスタ３２で構成さ
れ、バイアス電圧Ｖｍが印加された時点でＯＮ状態にあ
る。バッファ回路６はＮＰＮ）ランジスタ８０と≠≠：
半ｌ−トを有するサイリスタ４０とで構成されている。

該サイリスタ４０はゲート端子４３から電流を引き抜く
と導通状態となるサイリスタである。カソード端子４１
は前述した保護抵抗３０を介し、負電源−ｖＩＩｌｌに
接続される。

動作は前述したと同様、入力端子に制御信号が加わると
第１の定電流回路４を構成しているＰＮＰトランジスタ
３１がＯＮ状態になり、ＮＰＮトランジスタ３３を導通
させる。ＮＰＮ）ランジスタ３３のコレクタは負電位と
なり、サイリスタ４０のゲート端子４３から電流工４を
引き抜くことによりサイリスク４０を導通させる。この
ときＮＰＮトランジスタ８０は逆バイアスされているの
で、負荷１２罠は負電圧−Ｖｔｇが印加される。制御信
号がＯＦ’ＦされるとＮＰＮ）ランジスタ３３は不導通
となり、第２の定電流回路５からの電流ｉｓはＮＰＮ）
ランジスタ８０のベース電流となり、ＮＰＮ）ランジス
タ８０はＯＮとなるため負荷１２の電荷は放電される。

几 以上述べたように本実施例に示した≠≠−半〆−）サイ
ＩＪスタ４０ｔ−用いたバッファによっても高速電圧パ
ルス全発生させることができる。

本実施例は接地電位から正電位に変化する入力に対して
接地電位から負電位へのパルスを発生させ得る効果のほ
か、回復時にはＮＰＮトランジスタ８０が動作するので
、ＰＮＰ）ランジスタ使用のものより回復が速いなどの
効果を有する。

以上述べてきたように本発明においては高速で電圧パル
スを発生でき、さらに、回路の消費電流を少なくするこ
とができるので集積回路とする場合、集積密度を向上で
きる。

なお本発明の実施応用例として、インクジェットプリン
タ、超音波断層撮像装置、感熱あるいは放電プリンタ、
また、高速、高電圧パルス信号を必要とするファクシミ
リ等の高圧パルス信号として応用でき、その工業的効果
は大である。

【図面の簡単な説明】

第１図は従来例１示す回路図、第２図は本発明の第１の
実施例を示す回路図、第８図は本発明の第２の実施例を
示す回路図、第４図は本発明の第３の実施例を示す回路
図、第５図は本発明の第４の実施例を示す回路図、第６
図は本発明の第５の実施例を示す回路図、第７図は本発
明の第６の実施例を示す回路図である。 ４．５・・・定電流回路、６・・・出力バッファ部、８
・・・ＰＮＰ　）ランジスタ、８０・・・ＮＰＮ）ラン
ジスタ、弔３０ 弔ｌＩ−凶

Claims (1)

1. 【特許請求の範囲】 １、　負荷にパルス電圧を印加するパルス電圧発生回路
   に於いて、電源電圧が印加される第１の主端子？有する
   第１導電形の工きツタ層と、第２導電形のベース層と、
   ゲート端子を有する第１導電形のベース層と、第２の主
   端子を有する第２導電形のエミツタ層とからなるサイリ
   スタ、制御信号によって上記サイリスタのゲート端子に
   電流を供給する電流源回路、上記サイリスタの第２の主
   端子に接続される第１導電形層と上記サイリスタのゲー
   ト端子に接続される第２導電形層とからなるｐｎ接合を
   少なくとも有する回路素子、一方の端子が上記Ｐｎ接合
   の第２導電形層に接続される抵抗とを有し、上記サイリ
   スタの第２の主端子と上記抵抗の他方の端子間に負荷を
   接続するととｔ−特徴とするパルス電圧発生回路。 ２、特許請求の範囲第１項に於いて、電流源回路は定電
   流回路であることを特徴とするパルス電圧発生回路。 ３、特許請求の範囲第１項に於いて、負荷は容量性負荷
   であることを特徴とするパルス電圧発生回路。 ４、負荷にパルス電圧を印加するパルス電圧発生回路忙
   於いて、電源電圧が印加される第１の主端子を有する第
   １導電形のエミツタ層と、第２導電形のベース層と、ゲ
   ート端子を有する第１導電形のベース層と、第２の主端
   子を有する第２導電形のエミツタ層とからなるサイリス
   タ、制御信号によって上記サイリスタのゲート端子に電
   流を供給する第１の電流源回路、上記サイリスタの第２
   の主端子に接続される第１導電形のエミツタ層と、上記
   サイリスタのゲート端子に接続される＠２導電形のベー
   ス層と、第１導電形のコレクタ層とから成るトランジス
   タ、上記制御信号によって上記トランジスタのベース層
   に電流を供給する第２の電流源回路、を有し、上記サイ
   リスクの第２の主端子と上記トランジスタのコレクタ層
   間に負荷を接続すること？　　　　　　　　特徴とする
   バルスミ圧発生回路。 ５．特許請求の範囲第４項に於いて、電流源回路は定電
   流回路であることを特徴とするパルス電圧発生回路。 ６、特許請求の範囲第４項に於いて、負荷は容量性負荷
   であることを特徴とするパルス電圧発生回路。