JPH0474891B2 - - Google Patents
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- JPH0474891B2 JPH0474891B2 JP10385282A JP10385282A JPH0474891B2 JP H0474891 B2 JPH0474891 B2 JP H0474891B2 JP 10385282 A JP10385282 A JP 10385282A JP 10385282 A JP10385282 A JP 10385282A JP H0474891 B2 JPH0474891 B2 JP H0474891B2
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- JP
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- thyristor
- current
- transistor
- control signal
- gate
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- 239000000872 buffer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/53—Generators characterised by the type of circuit or by the means used for producing pulses by the use of an energy-accumulating element discharged through the load by a switching device controlled by an external signal and not incorporating positive feedback
- H03K3/57—Generators characterised by the type of circuit or by the means used for producing pulses by the use of an energy-accumulating element discharged through the load by a switching device controlled by an external signal and not incorporating positive feedback the switching device being a semiconductor device
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はパルス電圧発生回路に係り、特に立上
りが速く、集積化に適したパルス電圧発生回路に
関する。
りが速く、集積化に適したパルス電圧発生回路に
関する。
一般に容量性負荷、例えば圧電素子や放電フア
ツクス用マルチスタイラス等はパルス状の電圧を
印加することにより駆動される。
ツクス用マルチスタイラス等はパルス状の電圧を
印加することにより駆動される。
これらの容量性負荷を駆動する場合には、立上
りの速いパルス電圧を印加することが好ましく、
また高出力を得るためにはその振幅が大なるほど
よい。このため、高速応答性を持つ電圧（数十Ｖ
〜数百Ｖ）のパルス発生回路が要求される。高性
能の単体素子と高抵抗値からなる該回路は高価で
消費電力が大きく、構成面積も大きくなるという
欠点を有する。
りの速いパルス電圧を印加することが好ましく、
また高出力を得るためにはその振幅が大なるほど
よい。このため、高速応答性を持つ電圧（数十Ｖ
〜数百Ｖ）のパルス発生回路が要求される。高性
能の単体素子と高抵抗値からなる該回路は高価で
消費電力が大きく、構成面積も大きくなるという
欠点を有する。
これを解消するため、基本回路構成が第１図と
なるような定電流形式によるパルス発生回路が提
案されている。
なるような定電流形式によるパルス発生回路が提
案されている。
同図において、スイツチ回路２，３は入力端子
１からの制御信号により交互に作動する。これに
伴つて低電流源４，５は定電流I4，I5を発生し、
出力段６のバツフア用トランジスタ７，８を動作
させ、圧電素子等の容量性負荷１２の両端１０，
１１間にほぼ電源電圧Vccの振幅を持つパルス電
圧を発生する。このとき出力段トランジスタ７の
電流増幅率をh7とすれば、出力パルス電圧の立上
り時間trは近似的に次式で表わされる。
１からの制御信号により交互に作動する。これに
伴つて低電流源４，５は定電流I4，I5を発生し、
出力段６のバツフア用トランジスタ７，８を動作
させ、圧電素子等の容量性負荷１２の両端１０，
１１間にほぼ電源電圧Vccの振幅を持つパルス電
圧を発生する。このとき出力段トランジスタ７の
電流増幅率をh7とすれば、出力パルス電圧の立上
り時間trは近似的に次式で表わされる。
tr≒ＣVcc／I4（１＋h7） …(1)
但し、I4はトランジスタ７のベース電流、ま
た、Ｃは容量性負荷１２の静電容量値である。
た、Ｃは容量性負荷１２の静電容量値である。
式(1)からより高速な立上りを得るにはI4または
h7を増加すればよいことがわかる。しかしバツフ
ア用として用いられる電力用トランジスタ、７や
８は一般に電流増幅率が低く特に高電圧用のトラ
ンジスタにおいて、これを増加させることは難か
しい。また電流を増加させることは消費電力の増
大につながり、集積化する場合に大きな障害とな
る。このため立上り時間trを短縮することは困難
で、特に集積回路化する場合には限度があつた。
h7を増加すればよいことがわかる。しかしバツフ
ア用として用いられる電力用トランジスタ、７や
８は一般に電流増幅率が低く特に高電圧用のトラ
ンジスタにおいて、これを増加させることは難か
しい。また電流を増加させることは消費電力の増
大につながり、集積化する場合に大きな障害とな
る。このため立上り時間trを短縮することは困難
で、特に集積回路化する場合には限度があつた。
本発明の目的は前記した問題点を解消し、低消
費電力で高速のパルス発生回路を提供するにあ
る。
費電力で高速のパルス発生回路を提供するにあ
る。
本発明は駆動される負荷が、容量性であり、ス
イツチング時にのみ電流が流れ得ることに着目し
バツフア部をサイリスタを含んだ回路構成とし、
小電流によつて立上りの速い電圧パルスを得るよ
うにしたものである。
イツチング時にのみ電流が流れ得ることに着目し
バツフア部をサイリスタを含んだ回路構成とし、
小電流によつて立上りの速い電圧パルスを得るよ
うにしたものである。
上記目的を達成するために本発明は、アノー
ド・カソード電流路が第１の電位レベル部と容量
性負荷の一方に接続される出力端子との間に接続
されるサイリスタと、上記サイリスタのゲートに
接続され、入力される制御信号に応答して上記サ
イリスタに電流信号を供給する電流源回路と、入
力される制御信号に応答して、上記出力端子と上
記容量性負荷の他方に制御される第２の電位レベ
ル部との間に電流路を形成する手段とを有するこ
とを特徴とする。
ド・カソード電流路が第１の電位レベル部と容量
性負荷の一方に接続される出力端子との間に接続
されるサイリスタと、上記サイリスタのゲートに
接続され、入力される制御信号に応答して上記サ
イリスタに電流信号を供給する電流源回路と、入
力される制御信号に応答して、上記出力端子と上
記容量性負荷の他方に制御される第２の電位レベ
ル部との間に電流路を形成する手段とを有するこ
とを特徴とする。
以下実施例によつて本発明を詳細に説明する。
第２図は本発明の電圧パルス発生回路の基本を
示す第１の実施例である。
示す第１の実施例である。
第２図に於いて、１は制御信号を入力する入力
端子、２はスイツチ回路、１３は電源電圧（第１
の電位レベル）Vccが印加されるアノード端子１
４を有するＰ形エミツタ層PEと、ｎ形ベース層nB
と、ゲート端子１６を有するＰ形ベース層と、カ
ソード端子１５を有するｎ形エミツタ層とからな
るサイリスタ、４は制御信号によつてサイリスタ
１３のゲート端子１６に定電流I4を供給する定電
流源、１７はサイリスタ１３のカソード端子１５
に接続されるＰ形層とサイリスタ１３のゲート端
子１６に接続されるｎ形層とからなるPn接合で
あるダイオード、１８は一方がダイオード１７の
ｎ形層に、他方が負荷１２に接続される抵抗であ
る。ここでいうサイリスタは、PE，nB，PB，nEの
４層構造に限定されずに、これに類するものも含
まれる。
端子、２はスイツチ回路、１３は電源電圧（第１
の電位レベル）Vccが印加されるアノード端子１
４を有するＰ形エミツタ層PEと、ｎ形ベース層nB
と、ゲート端子１６を有するＰ形ベース層と、カ
ソード端子１５を有するｎ形エミツタ層とからな
るサイリスタ、４は制御信号によつてサイリスタ
１３のゲート端子１６に定電流I4を供給する定電
流源、１７はサイリスタ１３のカソード端子１５
に接続されるＰ形層とサイリスタ１３のゲート端
子１６に接続されるｎ形層とからなるPn接合で
あるダイオード、１８は一方がダイオード１７の
ｎ形層に、他方が負荷１２に接続される抵抗であ
る。ここでいうサイリスタは、PE，nB，PB，nEの
４層構造に限定されずに、これに類するものも含
まれる。
いま入力端子１から制御信号が入力されると、
スイツチ２がON状態となり定電流源４が作動
し、定電流I4が発生する。この電流I4によりサイ
リスタ１３は導通状態となり、負荷端子（負荷の
一方に接続された出力端子）１０の電位は急激に
電源電圧Vcc近くまで上昇する。電位が安定する
と負荷１２に流れる電流は零となり、サイリスタ
１３はOFF状態となる。このとき定電流源４は
まだ動作状態にあり、ゲート端子１６とカソード
端子１５間は逆バイアス状態にあるのでダイオー
ド１７は不導通となつている。次に制御信号がオ
フとなつた場合、スイツチ回路２がOFF状態に
なり定電流源４が動作を停止する。ゲート端子１
６は抵抗１８を介して負荷端子（負荷の他方に接
続される第２の電位レベル部１１に接続されてい
るので、ダイオード１７は導通状態となり、負荷
１２に蓄えられていた電荷はダイオード１７と抵
抗１８を介して放電され、端子１０の電位は時定
数CRを持つて減少する。このとき、出力信号と
して任意電位から電源電位のパルスを得ようとす
る場合、負荷端子１１を任意電位となるように構
成すれば良く、第２図では、好ましい実施例とし
て任意電位は接地電位となつている。
スイツチ２がON状態となり定電流源４が作動
し、定電流I4が発生する。この電流I4によりサイ
リスタ１３は導通状態となり、負荷端子（負荷の
一方に接続された出力端子）１０の電位は急激に
電源電圧Vcc近くまで上昇する。電位が安定する
と負荷１２に流れる電流は零となり、サイリスタ
１３はOFF状態となる。このとき定電流源４は
まだ動作状態にあり、ゲート端子１６とカソード
端子１５間は逆バイアス状態にあるのでダイオー
ド１７は不導通となつている。次に制御信号がオ
フとなつた場合、スイツチ回路２がOFF状態に
なり定電流源４が動作を停止する。ゲート端子１
６は抵抗１８を介して負荷端子（負荷の他方に接
続される第２の電位レベル部１１に接続されてい
るので、ダイオード１７は導通状態となり、負荷
１２に蓄えられていた電荷はダイオード１７と抵
抗１８を介して放電され、端子１０の電位は時定
数CRを持つて減少する。このとき、出力信号と
して任意電位から電源電位のパルスを得ようとす
る場合、負荷端子１１を任意電位となるように構
成すれば良く、第２図では、好ましい実施例とし
て任意電位は接地電位となつている。
本実施例に於いて、サイリスタ１３は従来例の
トランジスタ７とは異なり、少ないゲート電流で
駆動し、一旦導通領域に突入すると急激に（短か
い時間で）負荷電圧が上昇する。このことを(1)式
と対応させて考えるならば、I4は小さいが電流増
幅率が極端に大きいことに相当し、立上り時間tr
は短縮され、高速で効果的にパルスを発生するこ
とができる。
トランジスタ７とは異なり、少ないゲート電流で
駆動し、一旦導通領域に突入すると急激に（短か
い時間で）負荷電圧が上昇する。このことを(1)式
と対応させて考えるならば、I4は小さいが電流増
幅率が極端に大きいことに相当し、立上り時間tr
は短縮され、高速で効果的にパルスを発生するこ
とができる。
第３図は本発明の第２の実施例を示す。
第３図に於いて、４０は電源電圧−VEEが印加
されるカソード端子４１を有するｎ形エミツタ層
nEと、Ｐ形ベース層PBと、ゲート端子４３を有す
るｎ形ベース層と、アノード端子４２を有するＰ
形エミツタ層とからなるｎゲートサイリスタ、４
は制御信号によつてサイリスタ４０のゲート端子
４３に定電源I4を供給する定電流源、１７０はサ
イリスタ４０のアノード端子４２に接続されるｎ
形層とサイリスタ４０のゲート端子４３に接続さ
れるＰ形層とからなるPn接合であるダイオード
である。第３図に於いて第２図と同一符号は同一
物及び相当物を示す。
されるカソード端子４１を有するｎ形エミツタ層
nEと、Ｐ形ベース層PBと、ゲート端子４３を有す
るｎ形ベース層と、アノード端子４２を有するＰ
形エミツタ層とからなるｎゲートサイリスタ、４
は制御信号によつてサイリスタ４０のゲート端子
４３に定電源I4を供給する定電流源、１７０はサ
イリスタ４０のアノード端子４２に接続されるｎ
形層とサイリスタ４０のゲート端子４３に接続さ
れるＰ形層とからなるPn接合であるダイオード
である。第３図に於いて第２図と同一符号は同一
物及び相当物を示す。
第３図は第２図のＰゲートサイリスタ１３の代
わりにｎゲートサイリスタ４０を使用して、負の
パルス電圧を発生する場合の実施例を示してお
り、第２図の第１の実施例と同様な動作によつて
同様な効果がある。
わりにｎゲートサイリスタ４０を使用して、負の
パルス電圧を発生する場合の実施例を示してお
り、第２図の第１の実施例と同様な動作によつて
同様な効果がある。
第４図は本発明の第３の実施例を示すものであ
り、第２図の第１の実施例に於ける抵抗１８を定
電流源５で置き換え、ダイオード１７０に代え新
たにPNPトランジスタ８を設けたものである。
り、第２図の第１の実施例に於ける抵抗１８を定
電流源５で置き換え、ダイオード１７０に代え新
たにPNPトランジスタ８を設けたものである。
第４図において、PNPトランジスタ８のＰエ
ミツタ層PEはサイリスタ１３のカソード端子１
５に、ｎベース層nBはサイリスタ１３のゲート端
子１６に、Ｐコレクタ層PCは負荷１２にそれぞ
れ接続されており、１９はインバータである。ま
た、サイリスタ１３とPNPトランジスタ８とに
よつて出力バツフアを構成している。
ミツタ層PEはサイリスタ１３のカソード端子１
５に、ｎベース層nBはサイリスタ１３のゲート端
子１６に、Ｐコレクタ層PCは負荷１２にそれぞ
れ接続されており、１９はインバータである。ま
た、サイリスタ１３とPNPトランジスタ８とに
よつて出力バツフアを構成している。
第４図において入力端子１から制御信号が加え
られスイツチ２がON状態、スイツチ３がOFF状
態となつたとき、定電流源４は動作状態、５は停
止状態となる。定電流源４で発生した電流I4はサ
イリスタ１３のゲート電流となりサイリスタ１３
は導通し、負荷１２に電圧Vccが加わる。制御信
号がOFFとなつたときにはスイツチ２がOFF状
態、スイツチ３がON状態となり逆に電流源４は
停止、５は動作状態となり電流I5はPNPトランジ
スタ８のベース電流となり、PNPトランジスタ
８を駆動する。負荷１２に蓄えられた電荷は
PNPトランジスタ８のコレクタ電流となり急速
に放電する。このときの立下り時間tfはPNPトラ
ンジスタ８の電流増幅率をh8とすれば近似的に次
式で表わされる。
られスイツチ２がON状態、スイツチ３がOFF状
態となつたとき、定電流源４は動作状態、５は停
止状態となる。定電流源４で発生した電流I4はサ
イリスタ１３のゲート電流となりサイリスタ１３
は導通し、負荷１２に電圧Vccが加わる。制御信
号がOFFとなつたときにはスイツチ２がOFF状
態、スイツチ３がON状態となり逆に電流源４は
停止、５は動作状態となり電流I5はPNPトランジ
スタ８のベース電流となり、PNPトランジスタ
８を駆動する。負荷１２に蓄えられた電荷は
PNPトランジスタ８のコレクタ電流となり急速
に放電する。このときの立下り時間tfはPNPトラ
ンジスタ８の電流増幅率をh8とすれば近似的に次
式で表わされる。
tf＝Ｃ・Vcc／I5（１＋h8） …(2)
(2)式からわかるように立下り時間tfはI5，h8が
大なるほど短縮できる。また立下り時間とh8を一
定とするならば電流値は少なくて良いことにな
る。
大なるほど短縮できる。また立下り時間とh8を一
定とするならば電流値は少なくて良いことにな
る。
以上述べた回路構成により、第２図に示したと
同様、制御信号に対応した高速のパルス電圧を得
ることができる。
同様、制御信号に対応した高速のパルス電圧を得
ることができる。
本実施例に於いてはさらにパルス電圧の立下り
時間をも速くすることができ、しかもスイツチン
グ時のみに急速に大電流を流すことができるた
め、総消費電力を低くすることができ、集積回路
化に有利という効果を有する。
時間をも速くすることができ、しかもスイツチン
グ時のみに急速に大電流を流すことができるた
め、総消費電力を低くすることができ、集積回路
化に有利という効果を有する。
第５図は本発明の第４の実施例を示すものであ
り、第３図の第２の実施例に於ける抵抗１８を定
電流源５で置き換え、ダイオード１７０に代え新
たにNPNトランジスタ８０を設けたものである。
り、第３図の第２の実施例に於ける抵抗１８を定
電流源５で置き換え、ダイオード１７０に代え新
たにNPNトランジスタ８０を設けたものである。
第５図に於いて、NPNトランジスタ８０のｎ
エミツタ層nEはサイリスタ４０のアノード端子４
２に、Ｐベース層PBはサイリスタ４０のゲート
端子４３に、ｎコレクタ層nCは負荷１２にそれぞ
れ接続されており、サイリスタ４０とNPNトラ
ンジスタ８０とによつて出力バツフアを構成して
いる。
エミツタ層nEはサイリスタ４０のアノード端子４
２に、Ｐベース層PBはサイリスタ４０のゲート
端子４３に、ｎコレクタ層nCは負荷１２にそれぞ
れ接続されており、サイリスタ４０とNPNトラ
ンジスタ８０とによつて出力バツフアを構成して
いる。
第５図は第４図のＰゲートサイリスタ１３の代
わりにｎゲートサイリスタ４０を使用して、負の
パルス電圧を発生する場合の実施例を示してお
り、第４図の第３の実施例と同様な動作によつて
同様な効果がある。
わりにｎゲートサイリスタ４０を使用して、負の
パルス電圧を発生する場合の実施例を示してお
り、第４図の第３の実施例と同様な動作によつて
同様な効果がある。
第６図に本発明の第５の実施例を示す。同図に
おいて第２図から第４図に示したと同符号の部分
は夫々同じ部分に相当するものとする。
おいて第２図から第４図に示したと同符号の部分
は夫々同じ部分に相当するものとする。
本実施例ではまた第４図に示した第３の実施例
に於けるインバータ１９とスイツチ３を省略した
より簡素な回路となつている。
に於けるインバータ１９とスイツチ３を省略した
より簡素な回路となつている。
第６図に於いて、２０，２２はNPNトランジ
スタ、２１はPNPトランジスタ、２３，２４，
２５，２６，２７，２８，２９，３０は抵抗であ
る。
スタ、２１はPNPトランジスタ、２３，２４，
２５，２６，２７，２８，２９，３０は抵抗であ
る。
第６図において第１の定電流回路４はNPNト
ランジスタ２０，２１で構成され、定電流回路５
はNPNトランジスタ２２で構成されている。ま
たNPNトランジスタ２０は入力スイツチ２も兼
ねている。サイリスタ１３のアノードと電源の間
に設けられた抵抗３０はピーク電流の値を押えサ
イリスタ１３の破壊を防止するためのものであ
る。
ランジスタ２０，２１で構成され、定電流回路５
はNPNトランジスタ２２で構成されている。ま
たNPNトランジスタ２０は入力スイツチ２も兼
ねている。サイリスタ１３のアノードと電源の間
に設けられた抵抗３０はピーク電流の値を押えサ
イリスタ１３の破壊を防止するためのものであ
る。
いま入力端子１に制御信号となる振幅がVPで
一定の入力パルスが加わつた場合、NPNトラン
ジスタ２０のコレクタには次式で表わされる一定
電流ICが流れる。
一定の入力パルスが加わつた場合、NPNトラン
ジスタ２０のコレクタには次式で表わされる一定
電流ICが流れる。
C＝R2／R1＋R2VP−VBE／RE …(3)
ここに
R1は分割抵抗２３の抵抗値
R2は分割抵抗２４の抵抗値
REはエミツタ抵抗２５の抵抗値
VBEはトランジスタ２０のベースエミツタ間電
圧 である。
圧 である。
この電流ICは抵抗２６の値が比較的大きく選ぶ
ことによつてほとんどPNPトランジスタ２１の
ベース電流となり、PNPトランジスタ２１の電
流増幅率をhPとすれば、コレクタにはI4＝IC・hP
の定電流が流れる。NPNトランジスタ２２のコ
レクタにはバイアス電圧VBにより、NPNトラン
ジスタ２０と同様の理屈で定電流I5が流れ得る状
態にあり、I4＞I5のごとく設定されている。この
ためI4−I5の電流はサイリスタ１３のゲート電流
となり、サイリスタを導通状態とする。
ことによつてほとんどPNPトランジスタ２１の
ベース電流となり、PNPトランジスタ２１の電
流増幅率をhPとすれば、コレクタにはI4＝IC・hP
の定電流が流れる。NPNトランジスタ２２のコ
レクタにはバイアス電圧VBにより、NPNトラン
ジスタ２０と同様の理屈で定電流I5が流れ得る状
態にあり、I4＞I5のごとく設定されている。この
ためI4−I5の電流はサイリスタ１３のゲート電流
となり、サイリスタを導通状態とする。
次に入力パルスＣが低レベルとなつたとき
NPNトランジスタ２０はOFF状態となり、従つ
てPNPトランジスタ２１もOFF状態となる。こ
のときPNPトランジスタ８のエミツタ電位はほ
ぼ電源電圧に近い電位となつているため、PNP
トランジスタ８のエミツタ・ベース間は順方向に
バイアスされる。このためPNPトランジスタ８
は導通状態となり、ベースからは一定電流I5がト
ランジスタ２２に流れ、負荷１２に蓄わえられた
電荷はトランジスタ８のコレクタ電流I5（１＋h8）
となつて急速に放電する。
NPNトランジスタ２０はOFF状態となり、従つ
てPNPトランジスタ２１もOFF状態となる。こ
のときPNPトランジスタ８のエミツタ電位はほ
ぼ電源電圧に近い電位となつているため、PNP
トランジスタ８のエミツタ・ベース間は順方向に
バイアスされる。このためPNPトランジスタ８
は導通状態となり、ベースからは一定電流I5がト
ランジスタ２２に流れ、負荷１２に蓄わえられた
電荷はトランジスタ８のコレクタ電流I5（１＋h8）
となつて急速に放電する。
以上述べたように本実施例の構成によつても高
速な電圧パルスを発生させることができる。
速な電圧パルスを発生させることができる。
また、本実施例はインバータやスイツチ部を省
くことができるので、回路を簡略化できる。さら
にVBを変えることによつて立下り時間tfを制御で
きる。抵抗３０によつてサイリスタの破壊を防止
できる等の効果を有する。
くことができるので、回路を簡略化できる。さら
にVBを変えることによつて立下り時間tfを制御で
きる。抵抗３０によつてサイリスタの破壊を防止
できる等の効果を有する。
第７図は本発明の第６の実施例で制御信号であ
る入力パルスに対応し、負の電圧パルスが発生す
る回路の場合を示してある。
る入力パルスに対応し、負の電圧パルスが発生す
る回路の場合を示してある。
同図においても第２図から第６図に示したと同
符号の部分は夫々同じ部分に相当するものであ
る。
符号の部分は夫々同じ部分に相当するものであ
る。
第７図に於いて３１，３２はPNPトランジス
タ、３３はNPNトランジスタである。
タ、３３はNPNトランジスタである。
第２の定電流回路５はPNPトランジスタ３２
で構成され、バイアス電圧VBが印加された時点
でON状態にある。バツフア回路６はNPNトラ
ンジスタ８０とｎゲートを有するサイリスタ４０
とで構成されている。該サイリスタ４０はゲート
端子４３から電流を引き抜くと導通状態となるサ
イリスタである。カソード端子４１は前述した保
護抵抗３０を介し、負電源−VEEに接続される。
で構成され、バイアス電圧VBが印加された時点
でON状態にある。バツフア回路６はNPNトラ
ンジスタ８０とｎゲートを有するサイリスタ４０
とで構成されている。該サイリスタ４０はゲート
端子４３から電流を引き抜くと導通状態となるサ
イリスタである。カソード端子４１は前述した保
護抵抗３０を介し、負電源−VEEに接続される。
動作は前述したと同様、入力端子に制御信号が
加わると第１の定電流回路４を構成している
PNPトランジスタ３１がON状態になり、NPN
トランジスタ３３を導通させる。NPNトランジ
スタ３３のコレクタは負電位となり、サイリスタ
４０のゲート端子４３から電流I4を引き抜くこと
によりサイリスタ４０を導通させる。このとき
NPNトランジスタ８０は逆バイアスされている
ので、負荷１２には負電圧−VEEが印加される。
制御信号がOFFされるとNPNトランジスタ３３
は不導通となり、第２の定電流回路５からの電流
I5はNPNトランジスタ８０のベース電流となり、
NPNトランジスタ８０はONとなるため負荷１
２の電荷は放電される。
加わると第１の定電流回路４を構成している
PNPトランジスタ３１がON状態になり、NPN
トランジスタ３３を導通させる。NPNトランジ
スタ３３のコレクタは負電位となり、サイリスタ
４０のゲート端子４３から電流I4を引き抜くこと
によりサイリスタ４０を導通させる。このとき
NPNトランジスタ８０は逆バイアスされている
ので、負荷１２には負電圧−VEEが印加される。
制御信号がOFFされるとNPNトランジスタ３３
は不導通となり、第２の定電流回路５からの電流
I5はNPNトランジスタ８０のベース電流となり、
NPNトランジスタ８０はONとなるため負荷１
２の電荷は放電される。
以上述べたように本実施例に示したｎゲートサ
イリスタ４０を用いたバツフアによつても高速電
圧パルスを発生させることができる。
イリスタ４０を用いたバツフアによつても高速電
圧パルスを発生させることができる。
本実施例は接地電位から正電位に変化する入力
に対して接地電位から負電位へのパルスを発生さ
せ得る効果のほか、回復時にはNPNトランジス
タ８０が動作するので、PNPトランジスタ使用
のものより回復が速いなどの効果を有する。
に対して接地電位から負電位へのパルスを発生さ
せ得る効果のほか、回復時にはNPNトランジス
タ８０が動作するので、PNPトランジスタ使用
のものより回復が速いなどの効果を有する。
以上述べてきたように本発明においては高速で
電圧パルスを発生でき、さらに、回路の消費電流
を少なくすることができるので集積回路とする場
合、集積密度を向上できる。
電圧パルスを発生でき、さらに、回路の消費電流
を少なくすることができるので集積回路とする場
合、集積密度を向上できる。
なお本発明の実施応用例として、インクジエツ
トプリンタ、超音波断層撮像装置、感熱あるいは
放電プリンタ、また、高速、高電圧パルス信号を
必要とするフアクシミリ等の高圧パルス信号とし
て応用でき、この工業的効果は大である。
トプリンタ、超音波断層撮像装置、感熱あるいは
放電プリンタ、また、高速、高電圧パルス信号を
必要とするフアクシミリ等の高圧パルス信号とし
て応用でき、この工業的効果は大である。
第１図は従来例を示す回路図、第２図は本発明
の第１の実施例を示す回路図、第３図は本発明の
第２の実施例を示す回路図、第４図は本発明の第
３の実施例を示す回路図、第５図は本発明の第４
の実施例を示す回路図、第６図は本発明の第５の
実施例を示す回路図、第７図は本発明の第６の実
施例を示す回路図である。 ４，５……定電流回路、６……出力バツフア
部、８……PNPトランジスタ、８０……NPNト
ランジスタ、１３，４０……サイリスタ、１２…
…負荷。
の第１の実施例を示す回路図、第３図は本発明の
第２の実施例を示す回路図、第４図は本発明の第
３の実施例を示す回路図、第５図は本発明の第４
の実施例を示す回路図、第６図は本発明の第５の
実施例を示す回路図、第７図は本発明の第６の実
施例を示す回路図である。 ４，５……定電流回路、６……出力バツフア
部、８……PNPトランジスタ、８０……NPNト
ランジスタ、１３，４０……サイリスタ、１２…
…負荷。
Claims (1)
- 【特許請求の範囲】 １ 容量性負荷にパルス電圧を印加するパルス電
圧発生回路において、 アノード・カソード電流路が第１の電位レベル
部と上記容量性負荷の一方に接続される出力端子
との間に接続されるサイリスタと、 上記サイリスタのゲートに接続され、入力され
る制御信号の一方のレベルに応答して上記サイリ
スタに電流信号を供給する電流源回路と、 上記サイリスタがオフ後、入力される上記制御
信号の他方のレベルに応答して、上記出力端子と
上記容量性負荷の他方に接続される第２の電位レ
ベル部との間に電流路を形成するダイオードと抵
抗からなる電流路形成手段と、を有することを特
徴とするパルス電圧発生回路。 ２ 容量性負荷にパルス電圧を印加するパルス電
圧発生回路において、 アノード・カソード電流路が第１の電位レベル
部と上記容量性負荷の一方に接続される出力端子
との間に接続されるサイリスタと、 前記出力端子と前記容量性負荷の他方に接続さ
れ第２の電位レベル部との間に電流路を形成する
トランジスタからなる電流路形成手段と、 前記サイリスタのゲートに及び前記トランジス
タのゲートに接続され、入力される第１の制御信
号で前記サイリスタにオン電流信号、前記トラン
ジスタにオフ電流信号を供給し、入力される第２
の制御信号で前記電流信号とは逆方向の電流信号
を供給する電流源回路と、を有することを特徴と
するパルス電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10385282A JPS58221517A (ja) | 1982-06-18 | 1982-06-18 | パルス電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10385282A JPS58221517A (ja) | 1982-06-18 | 1982-06-18 | パルス電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58221517A JPS58221517A (ja) | 1983-12-23 |
| JPH0474891B2 true JPH0474891B2 (ja) | 1992-11-27 |
Family
ID=14364967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10385282A Granted JPS58221517A (ja) | 1982-06-18 | 1982-06-18 | パルス電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58221517A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60208119A (ja) * | 1984-03-30 | 1985-10-19 | Hitachi Ltd | 容量性負荷の駆動回路 |
-
1982
- 1982-06-18 JP JP10385282A patent/JPS58221517A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58221517A (ja) | 1983-12-23 |
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