JPS58219751A - 混成集積回路の製造方法 - Google Patents
混成集積回路の製造方法Info
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- JPS58219751A JPS58219751A JP10132982A JP10132982A JPS58219751A JP S58219751 A JPS58219751 A JP S58219751A JP 10132982 A JP10132982 A JP 10132982A JP 10132982 A JP10132982 A JP 10132982A JP S58219751 A JPS58219751 A JP S58219751A
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- Japan
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- conductor
- substrate
- integrated circuit
- conductors
- hybrid integrated
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
- H05K3/1216—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by screen printing or stencil printing
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
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- Power Engineering (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は混成集積回路の製造方法に関し、特に基板の両
面に形成された導体間を導通させる場合罠有用なもので
ある。
面に形成された導体間を導通させる場合罠有用なもので
ある。
従来技術に係る混成集積回路の典形例であるシングルイ
ンラインポツティング形を第１図に示す。同図において
、ｌは基板、２は導体（本例では厚膜）、３は抵抗体（
本例では厚膜抵抗）、４は能動素子、５はリードビン、
６はバッファコート剤、７はポツティング剤、８はケー
スである。基板１にはこ・の他にコンデンサ、インダク
タンス等の受動素子を搭載するが図ではこれらを省略し
た。
ンラインポツティング形を第１図に示す。同図において
、ｌは基板、２は導体（本例では厚膜）、３は抵抗体（
本例では厚膜抵抗）、４は能動素子、５はリードビン、
６はバッファコート剤、７はポツティング剤、８はケー
スである。基板１にはこ・の他にコンデンサ、インダク
タンス等の受動素子を搭載するが図ではこれらを省略し
た。
ところで、上記混成集積回路における導体、素子類は図
示のように基板ｌの片面に搭載している。そこで、従来
構造の混成集積回路の集積度を高めて小形化するため導
体２や抵抗体３の面積を小さくする等の工夫がなされて
いるが、設計上と生産上の制約条件によシこの方向での
小形化には限度があ゛る。これらの制約条件の範囲内で
更に小形化を計ったものとして第２図に示す混成集積回
路がある。同図において第１図と同一部分には同一番号
を付して（但しボッティ、ング剤７及びケース８は省略
している）いるが、本例では基板ｌの両面に素子が搭載
されている。かかる両面構造の混成集積回路の場合、基
板１の両面間の電気的導通を確保してやる必要がある。
示のように基板ｌの片面に搭載している。そこで、従来
構造の混成集積回路の集積度を高めて小形化するため導
体２や抵抗体３の面積を小さくする等の工夫がなされて
いるが、設計上と生産上の制約条件によシこの方向での
小形化には限度があ゛る。これらの制約条件の範囲内で
更に小形化を計ったものとして第２図に示す混成集積回
路がある。同図において第１図と同一部分には同一番号
を付して（但しボッティ、ング剤７及びケース８は省略
している）いるが、本例では基板ｌの両面に素子が搭載
されている。かかる両面構造の混成集積回路の場合、基
板１の両面間の電気的導通を確保してやる必要がある。
そこでこの場合の導通方法が種々提案されている。これ
らのいくつかを図面に基づき説明し、併せて夫々の欠点
も記しておく。
らのいくつかを図面に基づき説明し、併せて夫々の欠点
も記しておく。
（イ） リードピンによる導通（第２図のＡ部分）リー
ドピン５を取り付ける基板１の両側面に導体２を形成す
る。側導体２にははさみ込み形リードピン５を取シ付け
た後リードピン５をはんだ付けして側導体２間を導通さ
せる。
ドピン５を取り付ける基板１の両側面に導体２を形成す
る。側導体２にははさみ込み形リードピン５を取シ付け
た後リードピン５をはんだ付けして側導体２間を導通さ
せる。
この方法には次の様な欠点がある。即ち、外部回路との
接続用のリードピン５以外に導体２間の導通のための専
用のリードピン５を必要とする場合が多い。また、リー
ドピン５の取シ付は用の導体２の所要幅は最低２ｍ程度
である。したがって、導体２間の導通用のリードピン５
が１ピン増えるごとに基板ｌの長さが最低２．５露程度
づつ長くなる。
接続用のリードピン５以外に導体２間の導通のための専
用のリードピン５を必要とする場合が多い。また、リー
ドピン５の取シ付は用の導体２の所要幅は最低２ｍ程度
である。したがって、導体２間の導通用のリードピン５
が１ピン増えるごとに基板ｌの長さが最低２．５露程度
づつ長くなる。
（ロ）スルーホールによる導通（第２図のＢ部分）基板
ｌに０．５〜０．８日φ程度のスルーホール（貫通孔）
をあけて基板ｌの両面の導体２間を導通させる。
ｌに０．５〜０．８日φ程度のスルーホール（貫通孔）
をあけて基板ｌの両面の導体２間を導通させる。
この方法には次の様な欠点がある。即ち、スルーホール
用の導体２の所要面積は１箇所当シ最低５−程度であシ
、基板１のこの部分は両面ともデッド−スペースとなる
。したがって、その分基板ｌの面積を大きくしてカバー
する必要がある。
用の導体２の所要面積は１箇所当シ最低５−程度であシ
、基板１のこの部分は両面ともデッド−スペースとなる
。したがって、その分基板ｌの面積を大きくしてカバー
する必要がある。
このように上記方法では何れも導体２間の導通がネック
となシ何れも小形化が容易でないという問題を有してい
る。そこで、かかる問題点を解決すべく基板１のリード
取り出し面取外の側面に導体２間を導通するための導体
を形成し、この導体間を基板ｌの端面で導通させる方法
も提案されている。これを第３図及び第４図に基づき説
明しておく。本方法によシ形成したシングルインライン
形の混成集積回路を第３図に示す、第１図及び第２図と
同一部分には同一番号を付すとともにケーシングには特
に限定されないのでケーシングに要するポツティング剤
７とケース８とは省略した。同図に示すように１本例の
混成集積回路は基板ｌの上部の端面で両面の導体２間の
導通をとっている。そもそも、リードピン５の取付用の
導体２を除き、基板ｌの外周周辺に導体２を形成する場
合、基板１゛の端面に導体２がだれることを防止するた
め、基板１の端面から最低０．５ ｍ程度離して導体２
を形成するのが普通であシ、この部分がデッドスペース
となっている。本例はこのデッドスペースを有効に利用
して基板１の端面で導体２間の導通をとるものである。
となシ何れも小形化が容易でないという問題を有してい
る。そこで、かかる問題点を解決すべく基板１のリード
取り出し面取外の側面に導体２間を導通するための導体
を形成し、この導体間を基板ｌの端面で導通させる方法
も提案されている。これを第３図及び第４図に基づき説
明しておく。本方法によシ形成したシングルインライン
形の混成集積回路を第３図に示す、第１図及び第２図と
同一部分には同一番号を付すとともにケーシングには特
に限定されないのでケーシングに要するポツティング剤
７とケース８とは省略した。同図に示すように１本例の
混成集積回路は基板ｌの上部の端面で両面の導体２間の
導通をとっている。そもそも、リードピン５の取付用の
導体２を除き、基板ｌの外周周辺に導体２を形成する場
合、基板１゛の端面に導体２がだれることを防止するた
め、基板１の端面から最低０．５ ｍ程度離して導体２
を形成するのが普通であシ、この部分がデッドスペース
となっている。本例はこのデッドスペースを有効に利用
して基板１の端面で導体２間の導通をとるものである。
続いて、その具体的な製造方法を説明しておく。第４図
に示すように、導通させる側導体２−ｉ １２−２を基
板１の端部まで形成し、側導体２−． 、２−２上に
金属片１１をはさみ込んだ後その部分を〆・ンダブリッ
ジ９でハンダディップするか若しくは導電性接着剤を塗
布する。この場合、金属片１０は弾性を有するリン青銅
などの材料を用いると有効である。
に示すように、導通させる側導体２−ｉ １２−２を基
板１の端部まで形成し、側導体２−． 、２−２上に
金属片１１をはさみ込んだ後その部分を〆・ンダブリッ
ジ９でハンダディップするか若しくは導電性接着剤を塗
布する。この場合、金属片１０は弾性を有するリン青銅
などの材料を用いると有効である。
ところが、この方法には新たな部品である金属片１０が
必要になる。
必要になる。
本発明は、上記従来技術に鑑み、混成集積回路の基板の
両面に形成する導体間を基板面積及び部品点数を増大さ
せることなく且つ容易に接続し得る混成集積回路の製造
方法を捉供することを目的とする。かかる目的を達成す
る本発明は次の点をその技術・思想の基礎とするもので
ある。即ち、薄膜、厚膜に限らず導体素材（薄膜の場合
は導体蒸気、厚膜の場合は導体ペースト）の通過部が基
板エツジを越えた導体マスクを用いて導体を形成すると
基板端面に導体だれか生じる。この導体だれ現象を積極
的に利用して基板面上へ導体を形成する際、同時に基板
端面に導体を形成して基板の表面上導体と裏面上導体と
を導通させる。因に、通常は導体だれ現象を防止すべく
導体マスクの導体素材通過端部は基板エツジよシ最低０
．５■程度内側にして導体を形成している。
両面に形成する導体間を基板面積及び部品点数を増大さ
せることなく且つ容易に接続し得る混成集積回路の製造
方法を捉供することを目的とする。かかる目的を達成す
る本発明は次の点をその技術・思想の基礎とするもので
ある。即ち、薄膜、厚膜に限らず導体素材（薄膜の場合
は導体蒸気、厚膜の場合は導体ペースト）の通過部が基
板エツジを越えた導体マスクを用いて導体を形成すると
基板端面に導体だれか生じる。この導体だれ現象を積極
的に利用して基板面上へ導体を形成する際、同時に基板
端面に導体を形成して基板の表面上導体と裏面上導体と
を導通させる。因に、通常は導体だれ現象を防止すべく
導体マスクの導体素材通過端部は基板エツジよシ最低０
．５■程度内側にして導体を形成している。
以下本発明の実施例を図面に基づき詳細に説明する。第
５図（ａ）に示すように、導体マスク１１の導体素材通
過部１１ａの端部１１ｂは基板ｌのエツジ部１ａよシ外
側に突出させる。続いて第５図（ｂ） Ｋ示すように、
前記導体マスク１１を用いて導体２を基板１の一方の面
に形°成する。
５図（ａ）に示すように、導体マスク１１の導体素材通
過部１１ａの端部１１ｂは基板ｌのエツジ部１ａよシ外
側に突出させる。続いて第５図（ｂ） Ｋ示すように、
前記導体マスク１１を用いて導体２を基板１の一方の面
に形°成する。
同図に示すように、このとき導体２は基板１の端面部ｌ
ｂで導体だれ２ａを生じる。この導体だれ２ａは導体形
成条件を適宜設定すれば０．５聾穆度は容δに生じる。
ｂで導体だれ２ａを生じる。この導体だれ２ａは導体形
成条件を適宜設定すれば０．５聾穆度は容δに生じる。
基板ｌは通常０．６ａ穆度の板厚のものを用いるので、
導体だれ２ａによシ基板板厚の約８０係の長さで前記端
面部１ｂに導体２が形成される。続いて、同様に処理し
た導体マスク１１を用いて基板１の他方の面にも導体２
ｂを形成する。かくて第５図（Ｃ）に示すように同様の
導体２ｂが形成されると同時に、導体だれ４．２ｃによ
り前記端面部１ｂで両導体２゜２ｂが電気的に導通され
る。後は従来と同様の工程によシ例えば第３図に示すよ
うな混成集積回路とする。
導体だれ２ａによシ基板板厚の約８０係の長さで前記端
面部１ｂに導体２が形成される。続いて、同様に処理し
た導体マスク１１を用いて基板１の他方の面にも導体２
ｂを形成する。かくて第５図（Ｃ）に示すように同様の
導体２ｂが形成されると同時に、導体だれ４．２ｃによ
り前記端面部１ｂで両導体２゜２ｂが電気的に導通され
る。後は従来と同様の工程によシ例えば第３図に示すよ
うな混成集積回路とする。
なお、前記実施例において、基板１の端面部１ｂでは導
体２，２ｂの厚さが薄くなシ場合によっては導体切れを
生起することがある。この防止策としては、第６図に示
すように、端面部１ｂを適宜面取シすることが考えられ
る。
体２，２ｂの厚さが薄くなシ場合によっては導体切れを
生起することがある。この防止策としては、第６図に示
すように、端面部１ｂを適宜面取シすることが考えられ
る。
以上実施例とともに具体的に説明したように本発明によ
れば基板両面の導体間を導通させるための基板端面部で
の導体の形成が特別な部品を追加することなぐ容易に可
能となる。
れば基板両面の導体間を導通させるための基板端面部で
の導体の形成が特別な部品を追加することなぐ容易に可
能となる。
第１図及び第２図は従来技術によシ得られる混成集積回
路を示す縦断面図、第３図は他の従来技術により得られ
る混成集積回路を示す縦断面図、第４図はその製造方法
の一例を示す説明図、第５図（ａ）〜第５図Ｃ）は本発
明の実施例を示す説明図、第６図は本発明の他の実施例
の１工程を示す説明図である。 図面中。 ｌは基板、 １ａはエツジ部、 １ｂは端面部、 ２．２ｂは導体、 ２ａ、２ｃは導体だれ、 １１は導体マスク、 １１１Ｌは導体素材通過部、 １１ｂは端部である。 特許出願人 株式会社 北辰電機製作所 代理人 弁理士 光 石 士 部（他１名） 第６Ｉ７１
路を示す縦断面図、第３図は他の従来技術により得られ
る混成集積回路を示す縦断面図、第４図はその製造方法
の一例を示す説明図、第５図（ａ）〜第５図Ｃ）は本発
明の実施例を示す説明図、第６図は本発明の他の実施例
の１工程を示す説明図である。 図面中。 ｌは基板、 １ａはエツジ部、 １ｂは端面部、 ２．２ｂは導体、 ２ａ、２ｃは導体だれ、 １１は導体マスク、 １１１Ｌは導体素材通過部、 １１ｂは端部である。 特許出願人 株式会社 北辰電機製作所 代理人 弁理士 光 石 士 部（他１名） 第６Ｉ７１
Claims (1)
- 導体マスクの導体素材通過部の端部を基板のエツジ部よ
シ外側に突出させて前記基板の片面に導体を形成するこ
とにより基板の端面部に連続的に回シ込む導体だれを形
成するとともに、反対面にも同様の工程で導体を形成す
るととＫより同様の導体だれを形成し、これら導体だれ
を介して片面及び反対面の導体間を電気的に接続する工
程を有することを特徴とする混成集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132982A JPS58219751A (ja) | 1982-06-15 | 1982-06-15 | 混成集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132982A JPS58219751A (ja) | 1982-06-15 | 1982-06-15 | 混成集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58219751A true JPS58219751A (ja) | 1983-12-21 |
Family
ID=14297785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10132982A Pending JPS58219751A (ja) | 1982-06-15 | 1982-06-15 | 混成集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219751A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014090048A (ja) * | 2012-10-30 | 2014-05-15 | Nippon Steel & Sumikin Electronics Devices Inc | パワーモジュール用基板 |
| WO2020187399A1 (en) * | 2019-03-19 | 2020-09-24 | Applied Materials Italia S.R.L. | Deposition apparatus, method of deposition on a substrate, substrate structure and substrate support |
-
1982
- 1982-06-15 JP JP10132982A patent/JPS58219751A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014090048A (ja) * | 2012-10-30 | 2014-05-15 | Nippon Steel & Sumikin Electronics Devices Inc | パワーモジュール用基板 |
| WO2020187399A1 (en) * | 2019-03-19 | 2020-09-24 | Applied Materials Italia S.R.L. | Deposition apparatus, method of deposition on a substrate, substrate structure and substrate support |
| JP2022525225A (ja) * | 2019-03-19 | 2022-05-11 | アプライド マテリアルズ イタリア エス． アール． エル． | 堆積装置、基板への堆積方法、基板構造及び基板支持体 |
| US12400891B2 (en) | 2019-03-19 | 2025-08-26 | Applied Materials Italia S.R.L. | Deposition apparatus, method of deposition on a substrate, substrate structure and substrate support |
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