JPS58219752A - 混成集積回路の製造方法 - Google Patents
混成集積回路の製造方法Info
- Publication number
- JPS58219752A JPS58219752A JP10133082A JP10133082A JPS58219752A JP S58219752 A JPS58219752 A JP S58219752A JP 10133082 A JP10133082 A JP 10133082A JP 10133082 A JP10133082 A JP 10133082A JP S58219752 A JPS58219752 A JP S58219752A
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- JP
- Japan
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- substrate
- conductors
- hybrid integrated
- integrated circuit
- snap
- Prior art date
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- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
- H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は混成集積回路の製造方法に関し、特に基板の両
面に形成された導体間を導通させる場合に有用なもので
ある。
面に形成された導体間を導通させる場合に有用なもので
ある。
従来技術に係る混成集積回路の典形例であるシングルイ
ンライ／ポツティング形を第１図に示す。同図において
、ｌは基板、２Ｆｉ導体（本例では゛厚膜）、３は抵抗
体（本例では厚膜抵抗）、４は能動素子、５はリードビ
ン、６はバッファコート剤、７Ｆｉポツテイング剤、８
はケースである。基板ｌにはこの他にコンデンサ、イン
ダクタンス等の受動素子を搭載するが図ではこれらを省
略した。
ンライ／ポツティング形を第１図に示す。同図において
、ｌは基板、２Ｆｉ導体（本例では゛厚膜）、３は抵抗
体（本例では厚膜抵抗）、４は能動素子、５はリードビ
ン、６はバッファコート剤、７Ｆｉポツテイング剤、８
はケースである。基板ｌにはこの他にコンデンサ、イン
ダクタンス等の受動素子を搭載するが図ではこれらを省
略した。
ところで、上記混成集積回路における導体、素子類は図
示のように基板ｌの片面に搭載している。そこで、従来
構造の混成集積回路の集積度を高めて小形化するため導
体２や抵抗体３の面積を小さくする等の工夫がなされて
いるが、設計上と生産上の制約条件によりこの方向での
小形化圧は限度がある。これらの制約条件の範囲内で更
に小形化を計ったものとして第２図に示す混成集積回路
がある。同図において第１図と同一部分には同一番号を
付して（但しポツティング剤７及びケース８は省略して
いる）いるが、本例では基板１０両面に素子が搭載され
ている。かかる両面構造の混成集積回路の場合、基板ｌ
の両面間の電気的導通を確保してやる必要がある。そこ
でこの場合の導通方法が種々提案されている。これらの
いくつかを図面に基づき説明し、併せて夫々の欠点も記
しておく。
示のように基板ｌの片面に搭載している。そこで、従来
構造の混成集積回路の集積度を高めて小形化するため導
体２や抵抗体３の面積を小さくする等の工夫がなされて
いるが、設計上と生産上の制約条件によりこの方向での
小形化圧は限度がある。これらの制約条件の範囲内で更
に小形化を計ったものとして第２図に示す混成集積回路
がある。同図において第１図と同一部分には同一番号を
付して（但しポツティング剤７及びケース８は省略して
いる）いるが、本例では基板１０両面に素子が搭載され
ている。かかる両面構造の混成集積回路の場合、基板ｌ
の両面間の電気的導通を確保してやる必要がある。そこ
でこの場合の導通方法が種々提案されている。これらの
いくつかを図面に基づき説明し、併せて夫々の欠点も記
しておく。
（イ） リードピンによる導通（第２図のＡ部分）リー
ドピン５を取シ付ける基板ｌの両側面に導体２を形成す
る。側導体２にははさみ込み形リードピン５を取シ付け
た後リードピン５をはんだ付けして両溝体２間を導通さ
せる。
ドピン５を取シ付ける基板ｌの両側面に導体２を形成す
る。側導体２にははさみ込み形リードピン５を取シ付け
た後リードピン５をはんだ付けして両溝体２間を導通さ
せる。
この方法には次の様な欠点がある。即ち、外部回路との
接続用のリードピン５以外に導体２間の導通のための専
用のり−ドビン５を必要とする場合が多い。また、リー
ドピン５の取り付は用の導体２の所要幅は最低２簡程度
である。したがって、導体２間の導通用のリードピン５
が１ピン増えるごとに基板ｌの長さが最低２．５ ｗ程
度づつ長くなる。
接続用のリードピン５以外に導体２間の導通のための専
用のり−ドビン５を必要とする場合が多い。また、リー
ドピン５の取り付は用の導体２の所要幅は最低２簡程度
である。したがって、導体２間の導通用のリードピン５
が１ピン増えるごとに基板ｌの長さが最低２．５ ｗ程
度づつ長くなる。
（ロ）スルーホールによる導通（第２図のＢ部分）基板
Ｉ Ｋ Ｏ，５〜０．８鋼φ程度のスルーホール（貫通
孔）をあけて基板ｌの両面の導体２間を導通させる。
Ｉ Ｋ Ｏ，５〜０．８鋼φ程度のスルーホール（貫通
孔）をあけて基板ｌの両面の導体２間を導通させる。
この方法にけ次の様な欠点がある。即ち。
スルーホール用の導体２０所要面積は１筒所当シ最低５
−程度であシ、基板１のこの部分は両面ともデッド−ス
ペースとなる。したがって、その分基板ｌの面積を大き
くしてカバーする必要がある。
−程度であシ、基板１のこの部分は両面ともデッド−ス
ペースとなる。したがって、その分基板ｌの面積を大き
くしてカバーする必要がある。
このように上記方法では倒れも導体２間の導通がネック
となシ何れも小形化が容易でないという問題を有してい
る。
となシ何れも小形化が容易でないという問題を有してい
る。
そこで本発明は、上記従来技術に鑑み、混成集積回路の
基板の両面に形成する導体間を基板面積を増大させるこ
となく且つ容易に接続し得る混成集積回路の製造方法を
提供することを目的とする。かかる目的を達成する本発
明は、基板のスナップオフライン上に０．５ ｍｍφ程
度のスルーホールを設けての上に導体を形成して基板の
両面間の導体を接、続するようにした点をその技術思想
の基礎とするものである。
基板の両面に形成する導体間を基板面積を増大させるこ
となく且つ容易に接続し得る混成集積回路の製造方法を
提供することを目的とする。かかる目的を達成する本発
明は、基板のスナップオフライン上に０．５ ｍｍφ程
度のスルーホールを設けての上に導体を形成して基板の
両面間の導体を接、続するようにした点をその技術思想
の基礎とするものである。
以下本発明の実施例を図面に基づき詳細に説明する。第
３図（ａ）に示すように１本実施例は導体ノ（ターンを
４個同時に形成する場合で、図には基板ｌの両面の導Ｑ
、、 ２−１ ＋ ２−２間を導通させる導体のみを
示している。また、第３図（ｂ）は第３図（ｃ）のＣ部
分の詳細図である。両図に示すように、先ずスナップオ
フライン９上における基板ｌの導体２間を導通させるべ
き位置ＫＯ，５ｍｍφ′ 程度の貫通孔を設は基板１
の両面に導体２を形成する。かくて両面の導体２をスル
ーホール１２を介して導通させる。その後スナップオフ
ライン９に沿って基板ｌをスナップオフする。このこと
によ）第３図（Ｃ） 、 （ｄ）に示すように導体２−
１２−２の端面部で両者が電気的に導通する・。・かか
る方法により形成したシングルインライン形の混成集積
回路を第４図に示す。同図において第１図及び第２図と
同一部分には同一番号を付すとともにケーシングには特
に限定されないのでケーシングに要するポツテング剤７
とケース８とは省略した。同図に示すように、本例の混
成集積回路は基板１の上部の端面で両面の導体２間の導
通をとっている。
３図（ａ）に示すように１本実施例は導体ノ（ターンを
４個同時に形成する場合で、図には基板ｌの両面の導Ｑ
、、 ２−１ ＋ ２−２間を導通させる導体のみを
示している。また、第３図（ｂ）は第３図（ｃ）のＣ部
分の詳細図である。両図に示すように、先ずスナップオ
フライン９上における基板ｌの導体２間を導通させるべ
き位置ＫＯ，５ｍｍφ′ 程度の貫通孔を設は基板１
の両面に導体２を形成する。かくて両面の導体２をスル
ーホール１２を介して導通させる。その後スナップオフ
ライン９に沿って基板ｌをスナップオフする。このこと
によ）第３図（Ｃ） 、 （ｄ）に示すように導体２−
１２−２の端面部で両者が電気的に導通する・。・かか
る方法により形成したシングルインライン形の混成集積
回路を第４図に示す。同図において第１図及び第２図と
同一部分には同一番号を付すとともにケーシングには特
に限定されないのでケーシングに要するポツテング剤７
とケース８とは省略した。同図に示すように、本例の混
成集積回路は基板１の上部の端面で両面の導体２間の導
通をとっている。
なお、基板ｌの側面に導体２間を導通するだめの導体を
形成し、この導体間を基板１の端面で導通させる方法と
して、第５図（、）に示すように、基板ｌの面上のスナ
ップオフライン９の深さく通常基板１の厚さの１０％前
後）を深くしてスナップオフ後の端面幅を０．５鵡以下
とし、この基板１にスナップオフラインを越えたスクリ
ーンを用いて導体を同時形成し、スナップオフ後、第５
図６）に示すように、導体２−□ 、２−２をハンダブ
リッジ１０により電気的に接続する。
形成し、この導体間を基板１の端面で導通させる方法と
して、第５図（、）に示すように、基板ｌの面上のスナ
ップオフライン９の深さく通常基板１の厚さの１０％前
後）を深くしてスナップオフ後の端面幅を０．５鵡以下
とし、この基板１にスナップオフラインを越えたスクリ
ーンを用いて導体を同時形成し、スナップオフ後、第５
図６）に示すように、導体２−□ 、２−２をハンダブ
リッジ１０により電気的に接続する。
この場合、基板１の端面での導通部を左右対称にすると
よル有効である。また、７１ンダデイツプの際ハンダ温
度を低めにするとノ・ンダプリツヅｌＯが形成し易い。
よル有効である。また、７１ンダデイツプの際ハンダ温
度を低めにするとノ・ンダプリツヅｌＯが形成し易い。
更に、ノ）ンダの代わｆｉＫ導電性接着剤を塗布しても
良い。
良い。
以上実施例とともに具体的に説明したように、本発明に
よれば基板両面の導体間を導通させるための基板端面で
の導体形成が工程を追加することなく可能となり、しか
も複数個の混成集積回路について同時に行なうことがで
き生産効率が高まる。
よれば基板両面の導体間を導通させるための基板端面で
の導体形成が工程を追加することなく可能となり、しか
も複数個の混成集積回路について同時に行なうことがで
き生産効率が高まる。
第１図及び第２図は従来技術によシ得られる混成集積回
路を示す縦断面図、第３図（ａ）〜第３図（ｄ）は本発
明の実施例を示す説明図、第４図はその方法によシ得ら
れる混成集積回路を示す縦断面図、第５図（ａ）及び第
５図（ｂ）は第４図に示す混成集積回路を製造する他の
方法を示す説明図である。 図面中、 ｌは基板、 ２ 、 ｚ−１，１２は導体、 ９はスナップオフライン、 １２はスルーホールである。 特許出願人 株式会社 北辰電機製作所 代理人 弁理士 光 石 士 部（他１名）
路を示す縦断面図、第３図（ａ）〜第３図（ｄ）は本発
明の実施例を示す説明図、第４図はその方法によシ得ら
れる混成集積回路を示す縦断面図、第５図（ａ）及び第
５図（ｂ）は第４図に示す混成集積回路を製造する他の
方法を示す説明図である。 図面中、 ｌは基板、 ２ 、 ｚ−１，１２は導体、 ９はスナップオフライン、 １２はスルーホールである。 特許出願人 株式会社 北辰電機製作所 代理人 弁理士 光 石 士 部（他１名）
Claims (1)
- 基板の両面に導体を形成し、スナップオフラインを設け
て同時に複数個の混成集積回路の導体を形成する混成集
積回路の製造方法において、前記スナップオフライン上
に哀ルーホールを設けるとともにその上に導体を形成し
、その後所定の抵抗トリミング工程等を経て複数個の混
成集積回路を形成し、この状態の基板をスナップオフす
ることを特徴とする混成集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10133082A JPS58219752A (ja) | 1982-06-15 | 1982-06-15 | 混成集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10133082A JPS58219752A (ja) | 1982-06-15 | 1982-06-15 | 混成集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58219752A true JPS58219752A (ja) | 1983-12-21 |
Family
ID=14297815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10133082A Pending JPS58219752A (ja) | 1982-06-15 | 1982-06-15 | 混成集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219752A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5729180B2 (ja) * | 1973-11-27 | 1982-06-21 |
-
1982
- 1982-06-15 JP JP10133082A patent/JPS58219752A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5729180B2 (ja) * | 1973-11-27 | 1982-06-21 |
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