JPH0350781A - 厚膜混成集積回路 - Google Patents
厚膜混成集積回路Info
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- JPH0350781A JPH0350781A JP18554889A JP18554889A JPH0350781A JP H0350781 A JPH0350781 A JP H0350781A JP 18554889 A JP18554889 A JP 18554889A JP 18554889 A JP18554889 A JP 18554889A JP H0350781 A JPH0350781 A JP H0350781A
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- JP
- Japan
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- thermal expansion
- hole
- ceramic substrate
- expansion coefficient
- conductor
- Prior art date
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000000919 ceramic Substances 0.000 claims abstract description 20
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
- H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、導体層を厚膜ペーストを用いて印刷形成する
厚膜混成集積回路に関するもので、特にスルーホールの
構成に特徴を有するものである。
厚膜混成集積回路に関するもので、特にスルーホールの
構成に特徴を有するものである。
従来の技術
近年、厚膜混成集積回路は、民生機器に多用されるよう
になってきて、スルーホールを用いたものが一般的とな
っている。
になってきて、スルーホールを用いたものが一般的とな
っている。
以下、図面を参照して従来の厚膜混成集積回路のヌル−
ホール形成について説明する。第３図は厚膜混成集積回
路のスルーホール部分の断面図である。１はセラミック
基板、２はセラミック基板のスルーホール、３ａ、３ｂ
は導体層であシ、４は導体層３ａと３ｂの重なシ部分で
ある。
ホール形成について説明する。第３図は厚膜混成集積回
路のスルーホール部分の断面図である。１はセラミック
基板、２はセラミック基板のスルーホール、３ａ、３ｂ
は導体層であシ、４は導体層３ａと３ｂの重なシ部分で
ある。
すなわち、一方の導体層３＆を導電性ペーストを使用し
て印刷法によシ形成する際に、セラミック基板１の他方
の面よシスルーホール２を介して吸引することにより、
導電性ペーストをスルーホール２の中間部以上まで吸引
し、しかる後に、他方の導体層３ｂを形成する際に、導
体層３ａ側よシ吸引することによシ導電性ベーヌトをス
ルーホール２内に吸引し、導体層３ａと３ｂとをスルー
ホール２の中間部４において重なシ合ゎせることによシ
、導体層３ａと３ｂの電気的な導通を得ている。
て印刷法によシ形成する際に、セラミック基板１の他方
の面よシスルーホール２を介して吸引することにより、
導電性ペーストをスルーホール２の中間部以上まで吸引
し、しかる後に、他方の導体層３ｂを形成する際に、導
体層３ａ側よシ吸引することによシ導電性ベーヌトをス
ルーホール２内に吸引し、導体層３ａと３ｂとをスルー
ホール２の中間部４において重なシ合ゎせることによシ
、導体層３ａと３ｂの電気的な導通を得ている。
発明が解決しようとする課題
しかしながら上記のような構成では、セラミック基板の
熱膨張係数と導体層の熱膨張係数との間に大きな差があ
る場合、導体層にクラックが発生し、セラミック基板の
表裏に形成された電気回路の導通が得られないことがあ
った。
熱膨張係数と導体層の熱膨張係数との間に大きな差があ
る場合、導体層にクラックが発生し、セラミック基板の
表裏に形成された電気回路の導通が得られないことがあ
った。
特に、このクラックは、スルーホール２の端部Ａあるい
は前記の重な９部分４のように導体層の膜厚が不均一な
部分およびその周辺に生じやすいものがあった。
は前記の重な９部分４のように導体層の膜厚が不均一な
部分およびその周辺に生じやすいものがあった。
本発明は、かかる点に鑑み、ヌル−ホール壁面あるいは
スルーホール周辺の導体層にクラックが発生しない厚膜
混成集積回路を提供するものである。
スルーホール周辺の導体層にクラックが発生しない厚膜
混成集積回路を提供するものである。
課題を解決するだめの手段
本発明の厚膜混成集積回路は、セラミック基板のスルー
ホール壁面と前記スルーホール周辺の少なくとも一部に
、セラミック基板と導体層の各熱膨張係数の中間の熱膨
張係数を有する中間層を形成し、この中間、習の上層に
前記導体層を形成したことを特徴とするものである。
ホール壁面と前記スルーホール周辺の少なくとも一部に
、セラミック基板と導体層の各熱膨張係数の中間の熱膨
張係数を有する中間層を形成し、この中間、習の上層に
前記導体層を形成したことを特徴とするものである。
作用
かかる構成によれば、中間層が緩衝帯となシ、導体層の
重なり部分やスルーホール端部におけるクラックの発生
を防止する。
重なり部分やスルーホール端部におけるクラックの発生
を防止する。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は、本発明の一実施例における厚膜混成集積回路
の断面図であシ、第３図の従来例と同−構成部品には同
一符号を付している。本実施例と第３図の従来例の差異
は、ヌル−ホール壁面に、セラミック基板１の熱膨張係
数と導体層３ａ、ｓｂＯ熱膨張係数の間の熱膨張係数を
有する、例えば、抵抗体よりなる中間層５ａを予め形成
しておき、その上に導体層３ａ、３ｂが形成されている
。
の断面図であシ、第３図の従来例と同−構成部品には同
一符号を付している。本実施例と第３図の従来例の差異
は、ヌル−ホール壁面に、セラミック基板１の熱膨張係
数と導体層３ａ、ｓｂＯ熱膨張係数の間の熱膨張係数を
有する、例えば、抵抗体よりなる中間層５ａを予め形成
しておき、その上に導体層３ａ、３ｂが形成されている
。
このように構成された厚膜混成集積回路では、導体層３
ａ、３ｂの形成時、中間層５ａ、５ｂが、セラミック基
板１と導体層３ａ、３ｂの熱膨張係数の差異を吸収する
緩衝帯として働き、クラックが発生しない。
ａ、３ｂの形成時、中間層５ａ、５ｂが、セラミック基
板１と導体層３ａ、３ｂの熱膨張係数の差異を吸収する
緩衝帯として働き、クラックが発生しない。
例えば、セラミック基板は、９６％アルミナ基板（熱膨
張係数約７ｘ１ｏ−６／℃）を、導体層としては、６０
０℃焼結の銅導体（熱膨張係数約１６×１０−６℃）を
使用するとき、中間層としては、熱膨張係数が中間の抵
抗体０８８７２ （デュポン製、８．４×１０−６／℃
）を使用すればよい。
張係数約７ｘ１ｏ−６／℃）を、導体層としては、６０
０℃焼結の銅導体（熱膨張係数約１６×１０−６℃）を
使用するとき、中間層としては、熱膨張係数が中間の抵
抗体０８８７２ （デュポン製、８．４×１０−６／℃
）を使用すればよい。
尚、本実施例では、中間層をセラミック基板の表裏２面
より形成したが、第２図の如くセラミック基板の片面の
み形成してもそれなシの効果がある。
より形成したが、第２図の如くセラミック基板の片面の
み形成してもそれなシの効果がある。
発明の効果
以上のように本発明によれば、セラミック基板のスルー
ホール壁面と前記スルーホール周辺の少なくとも一部に
、前記セラミック基板の熱膨張係数と導体層の熱膨張係
数の間の熱膨張係数を有する中間層を設け、その中間層
の上層に前記導体層を形成することによシ、スルーホー
ル壁面および周辺の導体層のクラックを防止することが
できる。
ホール壁面と前記スルーホール周辺の少なくとも一部に
、前記セラミック基板の熱膨張係数と導体層の熱膨張係
数の間の熱膨張係数を有する中間層を設け、その中間層
の上層に前記導体層を形成することによシ、スルーホー
ル壁面および周辺の導体層のクラックを防止することが
できる。
第１図は本発明の厚膜混成集積回路の一実施例を示す要
部断面図、第２図は本発明の他の実施例を示す要部断面
図、第３図は従来の厚膜混成集積回路の要部断面図であ
る。 １・・・・・・セラミック基板、２・・・・・・ヌル−
ホール、３ａ、３ｂ・・・・・・導体層、４・・・・・
・導体層の重なシ部分、ｓａ、ｓｂ・・・・・・中間層
。
部断面図、第２図は本発明の他の実施例を示す要部断面
図、第３図は従来の厚膜混成集積回路の要部断面図であ
る。 １・・・・・・セラミック基板、２・・・・・・ヌル−
ホール、３ａ、３ｂ・・・・・・導体層、４・・・・・
・導体層の重なシ部分、ｓａ、ｓｂ・・・・・・中間層
。
Claims (1)
- セラミック基板のスルーホール壁面と前記スルーホー
ル周辺の少なくとも一部に、前記セラミック基板の熱膨
張係数と導体層の熱膨張係数の間の熱膨張係数を有する
中間層を設け、その中間層の上層に前記導体層を形成し
たことを特徴とする厚膜混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18554889A JPH0350781A (ja) | 1989-07-18 | 1989-07-18 | 厚膜混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18554889A JPH0350781A (ja) | 1989-07-18 | 1989-07-18 | 厚膜混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350781A true JPH0350781A (ja) | 1991-03-05 |
Family
ID=16172736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18554889A Pending JPH0350781A (ja) | 1989-07-18 | 1989-07-18 | 厚膜混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350781A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007002870A1 (en) * | 2005-06-28 | 2007-01-04 | Intel Corporation | Method of forming through-silicon vias with stress buffer collars and resulting devices |
| JP2009054761A (ja) * | 2007-08-27 | 2009-03-12 | Kyocera Corp | 配線基板、実装基板および実装構造体、並びに配線基板の製造方法 |
-
1989
- 1989-07-18 JP JP18554889A patent/JPH0350781A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007002870A1 (en) * | 2005-06-28 | 2007-01-04 | Intel Corporation | Method of forming through-silicon vias with stress buffer collars and resulting devices |
| US7402515B2 (en) | 2005-06-28 | 2008-07-22 | Intel Corporation | Method of forming through-silicon vias with stress buffer collars and resulting devices |
| JP2008545251A (ja) * | 2005-06-28 | 2008-12-11 | インテル・コーポレーション | 応力緩衝カラーを備えるシリコン貫通ビアを形成する方法およびその装置 |
| JP2009054761A (ja) * | 2007-08-27 | 2009-03-12 | Kyocera Corp | 配線基板、実装基板および実装構造体、並びに配線基板の製造方法 |
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