JPS63102392A - セラミツク多層基板 - Google Patents
セラミツク多層基板Info
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- JPS63102392A JPS63102392A JP61248711A JP24871186A JPS63102392A JP S63102392 A JPS63102392 A JP S63102392A JP 61248711 A JP61248711 A JP 61248711A JP 24871186 A JP24871186 A JP 24871186A JP S63102392 A JPS63102392 A JP S63102392A
- Authority
- JP
- Japan
- Prior art keywords
- ceramic multilayer
- electronic component
- conductor
- main body
- ceramic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、実装密度の向上を求められる電子機器の分野
において用いられるセラミック多層基板に関するもので
ある。
において用いられるセラミック多層基板に関するもので
ある。
従来の技術
近年、セラミック多層基板は電子機器の実装密度の向上
にかかせないものになってきている。
にかかせないものになってきている。
以下図面を参照しながら従来のセラミック多層基板につ
いて説明する。
いて説明する。
第３図は従来のセラミック多層基板を示すものである。
第３図において、４は電子部品本体、５は電子部品本体
４の周囲端面から出ている端子、６は半田、７は多層基
板本体、８は多層基板本体７の表面に設けた導体である
。
４の周囲端面から出ている端子、６は半田、７は多層基
板本体、８は多層基板本体７の表面に設けた導体である
。
以上のようなセラミック多層基板は印刷法または積層法
でつくられたものであり、この多層基板本体７に電子部
品を装着する場合に、その表面に銀、銅、銀パラジウム
等の材料でなる導体８を形成し、多層基板本体７の内部
の導体（図示せず）と接続する。そして、電子部品本体
４の端子６が導体８の上に一致するように電子部品本体
４を多層基板本体７［設置し、半田らで接続する。
でつくられたものであり、この多層基板本体７に電子部
品を装着する場合に、その表面に銀、銅、銀パラジウム
等の材料でなる導体８を形成し、多層基板本体７の内部
の導体（図示せず）と接続する。そして、電子部品本体
４の端子６が導体８の上に一致するように電子部品本体
４を多層基板本体７［設置し、半田らで接続する。
発明が解決しようとする間粗点
しかしながら、上記のような構成では、セラミック多層
基板はその多層基板本体７の表面に導体８を形成するた
め、その導体８は数ミクロン以上の突部となる。このた
めに、電子部品本体４の端子６は第４図のよって多層基
板本体７上に搭載した時、第５図、第６図に示すように
導体８からずれ、接続の信頼性が悪くなったり、あるい
は導体８の間隔が小さくなると半田ショートやマイグレ
ーション等の問題が生ずる恐れがあった。
基板はその多層基板本体７の表面に導体８を形成するた
め、その導体８は数ミクロン以上の突部となる。このた
めに、電子部品本体４の端子６は第４図のよって多層基
板本体７上に搭載した時、第５図、第６図に示すように
導体８からずれ、接続の信頼性が悪くなったり、あるい
は導体８の間隔が小さくなると半田ショートやマイグレ
ーション等の問題が生ずる恐れがあった。
問題点を解決するための手段
上記問題点を解決するために本発明のセラミック多層基
板は、電子部品との接続導体は接続に必要な部分以外露
出させないように表面に絶縁体（セラミック）の層を設
け、電子部品と接続する部分のセラミ・７りはエツチン
グで除去し、導体を露出させ、電子部品の端子と接続で
きるようにしたことを特徴とするものである。
板は、電子部品との接続導体は接続に必要な部分以外露
出させないように表面に絶縁体（セラミック）の層を設
け、電子部品と接続する部分のセラミ・７りはエツチン
グで除去し、導体を露出させ、電子部品の端子と接続で
きるようにしたことを特徴とするものである。
作 用
本発明は、上記した構成によって導体と導体の間にセラ
ミックの凸部が出来る。逆に見ると、導体部分が凹状に
なる。従って電子部品本体の端子が接続される隣りあう
部分は各々凹部になり、平面よりも距離が長くなり、半
田ショートやマイグレーションを防止できることになる
。
ミックの凸部が出来る。逆に見ると、導体部分が凹状に
なる。従って電子部品本体の端子が接続される隣りあう
部分は各々凹部になり、平面よりも距離が長くなり、半
田ショートやマイグレーションを防止できることになる
。
実施例
以下本発明の一実施例のセラミック多層基板について図
面を参照しながら説明する。
面を参照しながら説明する。
第１図は本発明の実施例のセラミック多層基板の平面図
、断面図を示す。第１図において、１はセラミック多層
基板本体、２はその多層基板本体１の表面に設けた凹部
、３は上記凹部２内の導体である。
、断面図を示す。第１図において、１はセラミック多層
基板本体、２はその多層基板本体１の表面に設けた凹部
、３は上記凹部２内の導体である。
第２図は電子部品を装着した図で、４は電子部品本体、
５は電子部品本体４の端子、６は半田である。
５は電子部品本体４の端子、６は半田である。
以上のようなセラミック多層基板は、積層法でつくられ
たセラミック多層基板本体１の表面にセラミック部分を
有し、このセラミック部分の凹部２はエツチング法で必
要な形状に除去し、下部の導体３を露出させたものであ
る。このようにして作成されたセラミック多層基板には
電子部品本体４を搭載し、端子６が導体３と一致する様
に装着し、半田により接続する。
たセラミック多層基板本体１の表面にセラミック部分を
有し、このセラミック部分の凹部２はエツチング法で必
要な形状に除去し、下部の導体３を露出させたものであ
る。このようにして作成されたセラミック多層基板には
電子部品本体４を搭載し、端子６が導体３と一致する様
に装着し、半田により接続する。
以上のように本実施例によれば、隣りあう接続される導
体一端子の間にセラミックの壁が出来る構造となる。
体一端子の間にセラミックの壁が出来る構造となる。
なお、第１図では導体部は、接続部のみに示したが、凹
部の任意の位置に導体を設けてもよい。
部の任意の位置に導体を設けてもよい。
第２図の接続に半田を用いているが、銀ペースト等の導
電性ペイントで接続してもよい。
電性ペイントで接続してもよい。
発明の効果
以上のように本発明は、表面のセラミックを必要な形に
エツチングで除去して凹部を構成し、隣りあう端子の間
に壁をつくることにより、マイグレーシコン、半田ショ
ートが防止できる、また、凹部は電子部品の端子と寸法
をあわせることにより装着したときに導体部と端子のず
れを防止できる効果もある。
エツチングで除去して凹部を構成し、隣りあう端子の間
に壁をつくることにより、マイグレーシコン、半田ショ
ートが防止できる、また、凹部は電子部品の端子と寸法
をあわせることにより装着したときに導体部と端子のず
れを防止できる効果もある。
第１図イ２口は本発明のセラミック多層基板を示す平面
図および断面図、第２図イは同基板に電子部品を装着し
た状態を示す側面図、第２図口。 ハはその要部拡大断面図、第３図は従来のセラミック多
層基板への電子部品の装着状態を示す正面図、第４図は
その平面図、第５図、第６図はその要部の拡大図である
。 １・・・・・・セラミックス多層基板本体、２・・・・
・・凹部、３・・・・・・導体１．４・・・・・・電子
部品本体、５・・・・・・端子、６・・・・・・半田。
図および断面図、第２図イは同基板に電子部品を装着し
た状態を示す側面図、第２図口。 ハはその要部拡大断面図、第３図は従来のセラミック多
層基板への電子部品の装着状態を示す正面図、第４図は
その平面図、第５図、第６図はその要部の拡大図である
。 １・・・・・・セラミックス多層基板本体、２・・・・
・・凹部、３・・・・・・導体１．４・・・・・・電子
部品本体、５・・・・・・端子、６・・・・・・半田。
Claims (1)
- セラミック多層基板本体の表面に、実装される電子部
品本体および上記電子部品本体の周囲端面より突出され
る端子が嵌入される凹部を設け、上記電子部品本体の端
子が嵌入される凹部底面に導体を露出させたことを特徴
とするセラミック多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248711A JPS63102392A (ja) | 1986-10-20 | 1986-10-20 | セラミツク多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248711A JPS63102392A (ja) | 1986-10-20 | 1986-10-20 | セラミツク多層基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63102392A true JPS63102392A (ja) | 1988-05-07 |
Family
ID=17182199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61248711A Pending JPS63102392A (ja) | 1986-10-20 | 1986-10-20 | セラミツク多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63102392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6129256A (en) * | 1999-09-21 | 2000-10-10 | Intel Corporation | Reflow furnace for an electronic assembly |
-
1986
- 1986-10-20 JP JP61248711A patent/JPS63102392A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6129256A (en) * | 1999-09-21 | 2000-10-10 | Intel Corporation | Reflow furnace for an electronic assembly |
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