JPS58206209A - 反転増幅器の入力および帰還抵抗歪除去回路 - Google Patents
反転増幅器の入力および帰還抵抗歪除去回路Info
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- JPS58206209A JPS58206209A JP8875982A JP8875982A JPS58206209A JP S58206209 A JPS58206209 A JP S58206209A JP 8875982 A JP8875982 A JP 8875982A JP 8875982 A JP8875982 A JP 8875982A JP S58206209 A JPS58206209 A JP S58206209A
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- Japan
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- signal
- resistance
- resistor
- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路中において、ベース抵抗を入
力抵抗および帰還抵抗として用いた第１」得が−１の反
転増惨器の、ベース抵抗の歪による信号歪を除去する回
路に関するものである。
力抵抗および帰還抵抗として用いた第１」得が−１の反
転増惨器の、ベース抵抗の歪による信号歪を除去する回
路に関するものである。
第１図に半導体集積回路（一部分）例の断面を示す。同
図、・こしいて、１はエピタキシャル層２（コレクター
、Ｎ）に拡散されたベース抵抗層（Ｐ）である。従来、
エピタキシャル層２は十仙ｊ電源（十ｖｃｅ）に接続さ
れるか、あるいはフローティングでどこにも接続されな
いかのいずれかであった。
図、・こしいて、１はエピタキシャル層２（コレクター
、Ｎ）に拡散されたベース抵抗層（Ｐ）である。従来、
エピタキシャル層２は十仙ｊ電源（十ｖｃｅ）に接続さ
れるか、あるいはフローティングでどこにも接続されな
いかのいずれかであった。
第２図に、このような半導体集積回路上に設けられた従
来の反転増幅器の一例回路図を示す。同図において、３
はアンプ、Ｒ１はその人力抵抗、Ｒｆはその帰還抵抗、
工は入力端子およびＯは出力端子である。ここで、入力
抵抗Ｒ，２よび帰還抵抗Ｒｆばそれぞれ第１図のベース
抵抗１に相当する。この場合、エピタキシャル層２にｉ
ｆｆ ＋ Ｖ ｃ ｃが接続さｎ、そｎぞれ入力抵抗Ｒ
，および帰還抵抗Ｒ７のところまでエピタキシャル層２
が伸びている。利得が−１であるだのには、入力端子工
への信号源インピーダンスが０であれば、Ｒ，＝Ｒｆで
あることが必要である。
来の反転増幅器の一例回路図を示す。同図において、３
はアンプ、Ｒ１はその人力抵抗、Ｒｆはその帰還抵抗、
工は入力端子およびＯは出力端子である。ここで、入力
抵抗Ｒ，２よび帰還抵抗Ｒｆばそれぞれ第１図のベース
抵抗１に相当する。この場合、エピタキシャル層２にｉ
ｆｆ ＋ Ｖ ｃ ｃが接続さｎ、そｎぞれ入力抵抗Ｒ
，および帰還抵抗Ｒ７のところまでエピタキシャル層２
が伸びている。利得が−１であるだのには、入力端子工
への信号源インピーダンスが０であれば、Ｒ，＝Ｒｆで
あることが必要である。
しかしながら、以下説明するように、従来の反転増幅器
においてはｆ＋４侍（”ｆ／Ｒ＋） が信号の状態（
正か負か）によって変化したたり、歪を生じていた。
においてはｆ＋４侍（”ｆ／Ｒ＋） が信号の状態（
正か負か）によって変化したたり、歪を生じていた。
信号θｉが入力された場合、入力抵抗Ｒ，の信号入力端
ム、帰還抵抗Ｒｆの信号出力４Ｂおよびアンプ３の一瑞
子ツ１１ Ｑにおける電位は、それぞれ記３図体）〜（
Ｃ１のようになっていた。すなわち、信号入力端ムには
入力信号ｅ１が現わ几 １ｇ号出力端Ｂには入力信号と
逆相の−Ｊ が現われ、一端子側Ｉ Ｇは基準電位（Ｏ
ｖ）に沫たれていた。なお、エピタキシャル層２ｒｔ＋
Ｖｃｃに接続されているため、そｔｑ、によるバイアス
電位（＋Ｖｅｃ）ｖ破姻で示しである。
ム、帰還抵抗Ｒｆの信号出力４Ｂおよびアンプ３の一瑞
子ツ１１ Ｑにおける電位は、それぞれ記３図体）〜（
Ｃ１のようになっていた。すなわち、信号入力端ムには
入力信号ｅ１が現わ几 １ｇ号出力端Ｂには入力信号と
逆相の−Ｊ が現われ、一端子側Ｉ Ｇは基準電位（Ｏ
ｖ）に沫たれていた。なお、エピタキシャル層２ｒｔ＋
Ｖｃｃに接続されているため、そｔｑ、によるバイアス
電位（＋Ｖｅｃ）ｖ破姻で示しである。
ここで、第４図に示すように、ベース抵抗の値ｒｂ（入
力抵抗Ｒ１１帰還抵抗Ｒｆ ）は、ベース抵抗層１とエ
ピタキシャル層２との旬の逆バイアス電圧ｖｒが大きく
なるほど、大きくなる。
力抵抗Ｒ１１帰還抵抗Ｒｆ ）は、ベース抵抗層１とエ
ピタキシャル層２との旬の逆バイアス電圧ｖｒが大きく
なるほど、大きくなる。
このため、入力信号θｉが正である間、たとえば第３図
（ム）の１点においてｌグ入力抵抗Ｒ，の逆バイアス電
圧ｖｒ （ｖｃｅ ’１ ） が相対的に小さ
くなるため、入力抵抗Ｒ１の値が小さくなり、逆に帰還
抵抗に１ｆの逆バイアス電圧ｖｒ（ｖｃｃ十ｅｉ）は相
勺的に大きくなるため、帰還抵抗ＲｆＯ値は大きくなっ
た。入力信号ｅ１が負である１句、たとえばｂ＋４．に
おいては、逆に入力抵征Ｒ１の１直が大きくなり、帰還
抵抗ＲｆＯ値が小さくなった。
（ム）の１点においてｌグ入力抵抗Ｒ，の逆バイアス電
圧ｖｒ （ｖｃｅ ’１ ） が相対的に小さ
くなるため、入力抵抗Ｒ１の値が小さくなり、逆に帰還
抵抗に１ｆの逆バイアス電圧ｖｒ（ｖｃｃ十ｅｉ）は相
勺的に大きくなるため、帰還抵抗ＲｆＯ値は大きくなっ
た。入力信号ｅ１が負である１句、たとえばｂ＋４．に
おいては、逆に入力抵征Ｒ１の１直が大きくなり、帰還
抵抗ＲｆＯ値が小さくなった。
このように、従来の半導体巣檀回路上の反転増幅器にお
いては、入力信号θ１が正の期間ばＲ。
いては、入力信号θ１が正の期間ばＲ。
＜Ｒｆ、入力信号ｅｔが負の期間はＲ，＞Ｒｆとなり、
アンプの利得（−Ｒｆ／Ｒｉ） が入力信号の正負状
態によって変化したため、歪を生じていた。
アンプの利得（−Ｒｆ／Ｒｉ） が入力信号の正負状
態によって変化したため、歪を生じていた。
本発明の目的は、上記従来の反転増幅器の欠点を児服し
、信号歪を除去することのできする回路を提供すること
にめる。
、信号歪を除去することのできする回路を提供すること
にめる。
以下、図によって本発明を具体的に説明する。
第５図は、不発明の第−夫凰例よりなる反転増幅器のベ
ース抵抗歪除去回路の回路図でちる。
ース抵抗歪除去回路の回路図でちる。
同図に２．いて、ＰＮＰトランジスタＱ、、Ｑ。
およびＱ、の各コレクタは、それぞれ−ｖｃｃ に接
続ばれ、各ベースはそれぞれ入力端＋１、アース端子°
Ｅおよび出力女子０に接続さ几、まだ各エミッタにはそ
れぞれ定電流源”Ｉ＋子工および工。
続ばれ、各ベースはそれぞれ入力端＋１、アース端子°
Ｅおよび出力女子０に接続さ几、まだ各エミッタにはそ
れぞれ定電流源”Ｉ＋子工および工。
が接続きれて、谷々エミソタホａワとして動作する。
Ｑ、のエミッタにはＮＰＮ トランジスタＱ２のベース
が、Ｑ４のエミッタにはＮＰＮ トランジスタＱ、とＱ
、の各ベースが、またＱ７のエミッタにはＮＰＮ ）ラ
ンジスタＱ６のベースがそれぞれ接続されている。Ｑ２
とＱ、の各エミッタは直すされて定電流ＴＩＡ Ｉ ２
に接続され、捷たＱ、とＱ６の谷エミッタも直些されて
定電流源工、に接続されている。
が、Ｑ４のエミッタにはＮＰＮ トランジスタＱ、とＱ
、の各ベースが、またＱ７のエミッタにはＮＰＮ ）ラ
ンジスタＱ６のベースがそれぞれ接続されている。Ｑ２
とＱ、の各エミッタは直すされて定電流ＴＩＡ Ｉ ２
に接続され、捷たＱ、とＱ６の谷エミッタも直些されて
定電流源工、に接続されている。
ここで１蔓なのｖｉ、Ｑ２ とＱ３のエミッタ電圧によ
り入力抵抗Ｒ１のエピタキシャル層２にバイアスを与え
、またＱ、とＱ６のエミッタ延圧により帰還抵抗Ｒｆの
エピタキシャル１＠２Ｖこバイアスを与えていることで
ある。
り入力抵抗Ｒ１のエピタキシャル層２にバイアスを与え
、またＱ、とＱ６のエミッタ延圧により帰還抵抗Ｒｆの
エピタキシャル１＠２Ｖこバイアスを与えていることで
ある。
このような＝成よりなる本発明の槙−実施世」回路は、
次のように動作する。
次のように動作する。
まず、ＰＮＰ ）ランジスタＱｌ、Ｑ４ およびＱ７の
各ベースはそれぞれ入力端＋１、アース端子Ｅおよび出
力端子ＯＫ接続されているため、各エミッタにはそれぞ
れ人力信号ｅｉ 十ペース・エミッｆｉ ＆ 圧Ｖ Ｂ
ｇ％ ｖＢｗ オヨび出力信号ｅ０ ＋ ＶＢＥの電圧
が現われる。
各ベースはそれぞれ入力端＋１、アース端子Ｅおよび出
力端子ＯＫ接続されているため、各エミッタにはそれぞ
れ人力信号ｅｉ 十ペース・エミッｆｉ ＆ 圧Ｖ Ｂ
ｇ％ ｖＢｗ オヨび出力信号ｅ０ ＋ ＶＢＥの電圧
が現われる。
ついで、ＮＰＮトランジスタＱ２ とＱｓ、およびＱ、
とＱ６はそれぞれ差動瑠、！！ｆＩＳとして動１乍し、
各二つのベースｔｈ、位のうち高い方のベース電位から
ＶＢＫを引いたものがエミッタ１位となり、それぞれ入
力畑抗Ｒ１および帰還抵抗Ｒｆにバイアスとして印加き
ｎる。
とＱ６はそれぞれ差動瑠、！！ｆＩＳとして動１乍し、
各二つのベースｔｈ、位のうち高い方のベース電位から
ＶＢＫを引いたものがエミッタ１位となり、それぞれ入
力畑抗Ｒ１および帰還抵抗Ｒｆにバイアスとして印加き
ｎる。
すなわち、入力１昌号８ｉ 、基準透出（Ｏｖ）および
出力信号ｅ。（＝−６，）をそれぞれＱ、、Ｑ。
出力信号ｅ。（＝−６，）をそれぞれＱ、、Ｑ。
およびＱ７でレベルンフトした後に、Ｑ２ とＱ。
およびＱ、とＱ６でコンパレートして、Ｒ１およびＲｆ
へのバイアス電位圧を侍ている。
へのバイアス電位圧を侍ている。
したがって、第６図ｆＡ）〜（ＤＪに示すように入力信
号θ１が正の期間は入力抵抗Ｈ１は人力信号ｅ。
号θ１が正の期間は入力抵抗Ｈ１は人力信号ｅ。
レベルにバイアスされ、帰還抵抗Ｒｆは基準電位Ｏｖに
バイアスされる。一方、入力信号ｅ、が負の期間゛ばＲ
，′Ｉ′ｉ基準α位に、Ｒｆは出力信号ｅ。
バイアスされる。一方、入力信号ｅ、が負の期間゛ばＲ
，′Ｉ′ｉ基準α位に、Ｒｆは出力信号ｅ。
レベルｉｌこバイアスされる。
これを入力抵抗Ｒ１、帰還抵抗Ｒｆ上の電位とバイアス
電圧との関係でみると、第７図体１ 、 （Ｂｌのよう
になる。すなわち、各）くイアスミ圧と各抵抗上の電位
との差（逆バイアス電圧ｖｒ）が、常に等しくなる。こ
れは第４図でいえば、逆ノくイアスミ圧Ｖ、に対してベ
ース抵抗ｒｂが常に一定になることを意味している。
電圧との関係でみると、第７図体１ 、 （Ｂｌのよう
になる。すなわち、各）くイアスミ圧と各抵抗上の電位
との差（逆バイアス電圧ｖｒ）が、常に等しくなる。こ
れは第４図でいえば、逆ノくイアスミ圧Ｖ、に対してベ
ース抵抗ｒｂが常に一定になることを意味している。
すなわち、本発明の回路を用いれは、常にＲ。
＝Ｒｆの間係が成立し、反転増幅器の利得を−Ｒｆ／Ｒ
ｉ ＝−１に保つことができる。したがって、従来のよ
うな儒号歪は隙云することができる。
ｉ ＝−１に保つことができる。したがって、従来のよ
うな儒号歪は隙云することができる。
な２、本発明の回路は上記第−実施例に限定されず、た
とえば第８図のような第二実施ｙｌ」よりなる回路でも
よい。
とえば第８図のような第二実施ｙｌ」よりなる回路でも
よい。
同図において、まずＮＰＮ）ランジスタＱｇ トＱｇ、
およびＱ、。とＱｌ＋とによって入力信号、基ｔｌ１位
および出力信号をコンパレートし、次ＫＰ、ｔ
ＮＰトランジスタＱ＋２とダイオードＤ７、およ
びＱ＋ｓとＤｔＫよりレベルシフトしている。
およびＱ、。とＱｌ＋とによって入力信号、基ｔｌ１位
および出力信号をコンパレートし、次ＫＰ、ｔ
ＮＰトランジスタＱ＋２とダイオードＤ７、およ
びＱ＋ｓとＤｔＫよりレベルシフトしている。
すなわち、第二実施例でに電圧比収後にレベルシフトを
行ない、レベルシフトのためにダイオードを付加してい
る点が、第５図に示した第−実施汐りと異なる。
行ない、レベルシフトのためにダイオードを付加してい
る点が、第５図に示した第−実施汐りと異なる。
このため、第−実力ツ：］で；・ｚ入力抵抗Ｊ＞よび帰
還抵抗Ｒｆのバイアス４王は各が一抗Ｒｉ、Ｒ７上の最
關シ直と寺しかったのに７１して、第二実施例ではバイ
アス電圧は／？！ｒ抵抗Ｒ，，Ｒｆ上の最高電位よりも
一定峨位Ｖｆだけ高くなる。この・易せ（ＩＣも、第−
契り例のとさと同様、常にＲ，−Ｒｆの関係が成立し、
信号歪を除去すること〃）できる。
還抵抗Ｒｆのバイアス４王は各が一抗Ｒｉ、Ｒ７上の最
關シ直と寺しかったのに７１して、第二実施例ではバイ
アス電圧は／？！ｒ抵抗Ｒ，，Ｒｆ上の最高電位よりも
一定峨位Ｖｆだけ高くなる。この・易せ（ＩＣも、第−
契り例のとさと同様、常にＲ，−Ｒｆの関係が成立し、
信号歪を除去すること〃）できる。
累１図は半導体集檎回赳の断面図、第２図は従来の反転
増幅器の回路図、第３図（Ｎ〜（Ｃ１は第２図の反転増
幅器のム点、Ｂ点２よひ０点におけるベース抵抗上の電
位（実硼）とバイアス電圧（破顧）を示すグラフ、第４
７’、ｉ逆バイアス［圧とベース抵抗と：ＤＡ詠を示す
グラフ、４５凶は不発明の巣−実施例よりなる反転檀略
姑りベース世抗免ｅ云回嗜の”回路図、第６図（ム）〜
（Ｄ） Ｖゴ第５図の回路１・Ｃ２ける入力抵抗および
帰還抵抗にかかるバイアス電圧の変化を示すグラフ、第
７図（ム） 、 （Ｂｌは人カモ仇、帰還抵抗上の亀位
とバイアス電圧との廁保を示すグラフ、９よびも８図ｔ
−を本七例の第二実施り１１よりなる。−！４−テ０回
沼図である。 １・・・ベース砥抗智、２・・・エピタキシャル層（コ
レクタ）、３・・・アンプ、Ｒ１・・・入力抵抗、Ｒｆ
・・・啼鬼込仏。 第４＠ 第５０ Ｒず 第６図 ｅｉ＞０１？とぎ
増幅器の回路図、第３図（Ｎ〜（Ｃ１は第２図の反転増
幅器のム点、Ｂ点２よひ０点におけるベース抵抗上の電
位（実硼）とバイアス電圧（破顧）を示すグラフ、第４
７’、ｉ逆バイアス［圧とベース抵抗と：ＤＡ詠を示す
グラフ、４５凶は不発明の巣−実施例よりなる反転檀略
姑りベース世抗免ｅ云回嗜の”回路図、第６図（ム）〜
（Ｄ） Ｖゴ第５図の回路１・Ｃ２ける入力抵抗および
帰還抵抗にかかるバイアス電圧の変化を示すグラフ、第
７図（ム） 、 （Ｂｌは人カモ仇、帰還抵抗上の亀位
とバイアス電圧との廁保を示すグラフ、９よびも８図ｔ
−を本七例の第二実施り１１よりなる。−！４−テ０回
沼図である。 １・・・ベース砥抗智、２・・・エピタキシャル層（コ
レクタ）、３・・・アンプ、Ｒ１・・・入力抵抗、Ｒｆ
・・・啼鬼込仏。 第４＠ 第５０ Ｒず 第６図 ｅｉ＞０１？とぎ
Claims (1)
- 半導体集積回路上にあって、ベース抵抗を入力抵抗およ
び帰還抵抗とした利得が−１の反転増幅器において、前
記入力抵抗に、常に入力抵抗上の最測電位に等しいか、
あるいは章高成位よりも一定篭位だけ高いバイアス電圧
を供給する手段と、前記帰還抵抗に、常に帰還抵抗上の
最高電位に等しいか、あるい（（最高電位よりも一定也
位だけ高いバイアス電圧を供給する手段とを設けたこと
を待機とする反転増幅器のペース抵抗歪除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8875982A JPS58206209A (ja) | 1982-05-27 | 1982-05-27 | 反転増幅器の入力および帰還抵抗歪除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8875982A JPS58206209A (ja) | 1982-05-27 | 1982-05-27 | 反転増幅器の入力および帰還抵抗歪除去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58206209A true JPS58206209A (ja) | 1983-12-01 |
| JPH0473321B2 JPH0473321B2 (ja) | 1992-11-20 |
Family
ID=13951804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8875982A Granted JPS58206209A (ja) | 1982-05-27 | 1982-05-27 | 反転増幅器の入力および帰還抵抗歪除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58206209A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2632466A1 (fr) * | 1988-06-06 | 1989-12-08 | Burr Brown Corp | Dispositif pour reduire des effets de capacite repartie associes a de grandes resistances a couche mince |
| JP2013207217A (ja) * | 2012-03-29 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | 非反転バッファ回路 |
-
1982
- 1982-05-27 JP JP8875982A patent/JPS58206209A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2632466A1 (fr) * | 1988-06-06 | 1989-12-08 | Burr Brown Corp | Dispositif pour reduire des effets de capacite repartie associes a de grandes resistances a couche mince |
| JP2013207217A (ja) * | 2012-03-29 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | 非反転バッファ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0473321B2 (ja) | 1992-11-20 |
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