JPH0685560A - 特に増幅器のための真性オフセット回復回路 - Google Patents
特に増幅器のための真性オフセット回復回路Info
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- JPH0685560A JPH0685560A JP3335351A JP33535191A JPH0685560A JP H0685560 A JPH0685560 A JP H0685560A JP 3335351 A JP3335351 A JP 3335351A JP 33535191 A JP33535191 A JP 33535191A JP H0685560 A JPH0685560 A JP H0685560A
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- JP
- Japan
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- transistor
- npn
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- amplifier
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- 238000011084 recovery Methods 0.000 title claims description 13
- 230000002860 competitive effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/3432—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with bipolar transistors
- H03F3/3435—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with bipolar transistors using Darlington amplifiers
- H03F3/3437—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with bipolar transistors using Darlington amplifiers with complementary transistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 特に増幅器のための真性オフセット回復回路
を提供する。 【構成】 トランジスタ１，２，３，４及び定電流源８
から構成される入力差動増幅器と、単位利得出力段１０
とを含む。回復回路はさらに、入力差動増幅器と単位利
得出力段１０との間の接続として利得段を含み、利得段
は入力差動増幅器の出力に接続され、かつトランジスタ
７および１１に接続されるトランジスタ６を含む。トラ
ンジスタ１１はトランジスタ７に接続される。トランジ
スタ１１および７は単位利得出力段１０に接続される。
を提供する。 【構成】 トランジスタ１，２，３，４及び定電流源８
から構成される入力差動増幅器と、単位利得出力段１０
とを含む。回復回路はさらに、入力差動増幅器と単位利
得出力段１０との間の接続として利得段を含み、利得段
は入力差動増幅器の出力に接続され、かつトランジスタ
７および１１に接続されるトランジスタ６を含む。トラ
ンジスタ１１はトランジスタ７に接続される。トランジ
スタ１１および７は単位利得出力段１０に接続される。
Description
【０００１】
【０００２】
【発明の分野】この発明は特に増幅器のための真性オフ
セット回復回路に関するものである。
セット回復回路に関するものである。
【０００３】演算増幅器、およびほかのタイプの回路に
おける差動増幅器の利用は最近非常に普及している。よ
い精度が必要とされるこれらの増幅器の応用において、
前記差動増幅器は小さいオフセットを有さなければなら
ない。
おける差動増幅器の利用は最近非常に普及している。よ
い精度が必要とされるこれらの増幅器の応用において、
前記差動増幅器は小さいオフセットを有さなければなら
ない。
【０００４】このことは差動増幅器を含む演算増幅器の
ような装置のバランスがとられなければならないことを
意味する。つまり、差動回路にわたる電圧がゼロでなけ
ればならないということである。
ような装置のバランスがとられなければならないことを
意味する。つまり、差動回路にわたる電圧がゼロでなけ
ればならないということである。
【０００５】オフセットは一方では装置を構成する種々
の構成要素の不整合によるものであり、もう一方では真
性オフセットとして知られる系統的なオフセットを生ず
るタイプの回路自身によるものである。
の構成要素の不整合によるものであり、もう一方では真
性オフセットとして知られる系統的なオフセットを生ず
るタイプの回路自身によるものである。
【０００６】
【発明の概要】この発明の目的は、特に真性オフセット
をなくする増幅器のための真性オフセット回復回路を提
供することにより、公知のタイプの演算増幅器において
上記において説明された不利点をなくすることである。
をなくする増幅器のための真性オフセット回復回路を提
供することにより、公知のタイプの演算増幅器において
上記において説明された不利点をなくすることである。
【０００７】この発明の目的は、簡単に統合され得る回
復回路をこの目的の範囲内において提供することであ
る。
復回路をこの目的の範囲内において提供することであ
る。
【０００８】この発明の目的は特に、比較的製造するの
が簡単で、かつ競合的なコストの回復回路を提供するこ
とである。
が簡単で、かつ競合的なコストの回復回路を提供するこ
とである。
【０００９】この説明された、かつこれから明らかにな
るであろうこの目標、目的はこの発明に従う以下のよう
な特に増幅器のための真性オフセット回復回路によって
達成される、すなわち真性オフセット回復回路は第１Ｐ
ＮＰトランジスタと、第２ＰＮＰトランジスタと、第３
ＮＰＮトランジスタと、第４ＮＰＮトランジスタと、第
１定電流源とを含む入力差動増幅器と、単位利得出力段
とを含み、前記入力差動増幅器と前記単位利得出力段と
の間の接続として利得段を含み、利得段は前記入力差動
増幅器の出力に接続され、かつ第６ＮＰＮトランジスタ
および第７ＰＮＰトランジスタに接続される第５ＮＰＮ
トランジスタを含み、前記第７ＰＮＰトランジスタは前
記第６トランジスタに接続されており、前記第７トラン
ジスタおよび前記第６トランジスタは前記単位利得出力
段に接続されていることによって特徴づけられる。
るであろうこの目標、目的はこの発明に従う以下のよう
な特に増幅器のための真性オフセット回復回路によって
達成される、すなわち真性オフセット回復回路は第１Ｐ
ＮＰトランジスタと、第２ＰＮＰトランジスタと、第３
ＮＰＮトランジスタと、第４ＮＰＮトランジスタと、第
１定電流源とを含む入力差動増幅器と、単位利得出力段
とを含み、前記入力差動増幅器と前記単位利得出力段と
の間の接続として利得段を含み、利得段は前記入力差動
増幅器の出力に接続され、かつ第６ＮＰＮトランジスタ
および第７ＰＮＰトランジスタに接続される第５ＮＰＮ
トランジスタを含み、前記第７ＰＮＰトランジスタは前
記第６トランジスタに接続されており、前記第７トラン
ジスタおよび前記第６トランジスタは前記単位利得出力
段に接続されていることによって特徴づけられる。
【００１０】この発明のさらなる特性および利点は、特
に、この発明に従う増幅器のための真性オフセット回復
回路の好ましいがそれに限られない実施例の説明から明
らかになり、添付の図面における非制限的な例によって
のみ示される。
に、この発明に従う増幅器のための真性オフセット回復
回路の好ましいがそれに限られない実施例の説明から明
らかになり、添付の図面における非制限的な例によって
のみ示される。
【００１１】
【好ましい実施例の説明】図１を参照すると、公知の演
算増幅器は差動増幅器によって構成される入力段を含
む。差動増幅器は、それらのベース端子が入力信号Ｖ+
およびＶ- によって影響される第１ＰＮＰトランジスタ
１および第２ＰＮＰトランジスタ２だけでなく、それら
のエミッタ端子が互いに接続され、抵抗器５の端子およ
び第６ＮＰＮトランジスタ７のエミッタ端子に接続され
る第３ＮＰＮトランジスタ３および第４トランジスタ４
を含む。
算増幅器は差動増幅器によって構成される入力段を含
む。差動増幅器は、それらのベース端子が入力信号Ｖ+
およびＶ- によって影響される第１ＰＮＰトランジスタ
１および第２ＰＮＰトランジスタ２だけでなく、それら
のエミッタ端子が互いに接続され、抵抗器５の端子およ
び第６ＮＰＮトランジスタ７のエミッタ端子に接続され
る第３ＮＰＮトランジスタ３および第４トランジスタ４
を含む。
【００１２】第１トランジスタ１および第３トランジス
タ３のコレクタ端子は相互に接続され、かつ第２トラン
ジスタ２および第４トランジスタ４の関連するコレクタ
端子も同様に接続される。第１トランジスタ１および第
２トランジスタ２のエミッタ端子は互いに接続され、か
つ第１定電流源８に接続される。
タ３のコレクタ端子は相互に接続され、かつ第２トラン
ジスタ２および第４トランジスタ４の関連するコレクタ
端子も同様に接続される。第１トランジスタ１および第
２トランジスタ２のエミッタ端子は互いに接続され、か
つ第１定電流源８に接続される。
【００１３】第３トランジスタ３および第４トランジス
タ４のベース端子は互いに接続され、かつ第２トランジ
スタ２および第４トランジスタ４のコレクタに接続され
る。差動段の出力は第１トランジスタ１および第３トラ
ンジスタ３のコレクタの間の接続から分岐され、かつ第
５ＮＰＮトランジスタ６のベース端子に接続される。
タ４のベース端子は互いに接続され、かつ第２トランジ
スタ２および第４トランジスタ４のコレクタに接続され
る。差動段の出力は第１トランジスタ１および第３トラ
ンジスタ３のコレクタの間の接続から分岐され、かつ第
５ＮＰＮトランジスタ６のベース端子に接続される。
【００１４】第５トランジスタ６のエミッタ端子は抵抗
器５を経て、第３トランジスタ３および第４トランジス
タ４のエミッタ端子および、第６トランジスタ７のエミ
ッタ端子に接続される。第５トランジスタ６のコレクタ
端子は第２定電流源９、第６トランジスタ７のコレクタ
端子、および単位利得出力段１０の入力端子に接続され
る。
器５を経て、第３トランジスタ３および第４トランジス
タ４のエミッタ端子および、第６トランジスタ７のエミ
ッタ端子に接続される。第５トランジスタ６のコレクタ
端子は第２定電流源９、第６トランジスタ７のコレクタ
端子、および単位利得出力段１０の入力端子に接続され
る。
【００１５】第５トランジスタ６および第６トランジス
タ７の接続は、公知のダーリントン（Darlington）増幅
器または接続である。
タ７の接続は、公知のダーリントン（Darlington）増幅
器または接続である。
【００１６】第３トランジスタ３（ＩC3）および第４ト
ランジスタ４（ＩC4）のコレクタ電流は同一である、な
ぜならば前記トランジスタにおいてベースとエミッタと
の間の電圧は同じだからである。増幅器のバランスがと
られる場合出力差電圧（ＶD＝（Ｖ+ −Ｖ- ）がゼロで
なければならないのなら、第１トランジスタ１および第
２トランジスタ２のコレクタ電流は等しくなければなら
ない（ＩC1＝ＩC2）。この結果を得るためには、第５ト
ランジスタ６のベース電流（ＩB6）は第４トランジスタ
４のベース電流（ＩB4）の２倍に等しくなければならな
い、つまりＩB6＝２ＩB4．第３トランジスタ３、第４ト
ランジスタ４、および第５トランジスタ６が同一である
と想定すれば、第５トランジスタ６のコレクタ電流は第
４トランジスタ４のコレクタ電流の２倍に等しくなけれ
ばならない、つまりＩC6＝Ｉ8 ．この発明が解決しよう
と努力している技術的な問題は、第５トランジスタ６の
コレクタ電流ＩC6が第６トランジスタ７のベース−エミ
ッタ電圧ＶBE7 および抵抗器５の抵抗値に依存するた
め、特に温度によって著しく変わるが、差動増幅器の電
流は一般的に周波数不安定問題を避けるために一定でな
ければならないのでＩ8 はＩC6と同じ態様で変わるよう
に作られることができないということである。
ランジスタ４（ＩC4）のコレクタ電流は同一である、な
ぜならば前記トランジスタにおいてベースとエミッタと
の間の電圧は同じだからである。増幅器のバランスがと
られる場合出力差電圧（ＶD＝（Ｖ+ −Ｖ- ）がゼロで
なければならないのなら、第１トランジスタ１および第
２トランジスタ２のコレクタ電流は等しくなければなら
ない（ＩC1＝ＩC2）。この結果を得るためには、第５ト
ランジスタ６のベース電流（ＩB6）は第４トランジスタ
４のベース電流（ＩB4）の２倍に等しくなければならな
い、つまりＩB6＝２ＩB4．第３トランジスタ３、第４ト
ランジスタ４、および第５トランジスタ６が同一である
と想定すれば、第５トランジスタ６のコレクタ電流は第
４トランジスタ４のコレクタ電流の２倍に等しくなけれ
ばならない、つまりＩC6＝Ｉ8 ．この発明が解決しよう
と努力している技術的な問題は、第５トランジスタ６の
コレクタ電流ＩC6が第６トランジスタ７のベース−エミ
ッタ電圧ＶBE7 および抵抗器５の抵抗値に依存するた
め、特に温度によって著しく変わるが、差動増幅器の電
流は一般的に周波数不安定問題を避けるために一定でな
ければならないのでＩ8 はＩC6と同じ態様で変わるよう
に作られることができないということである。
【００１７】図２を参照すると、特に増幅器のための真
性オフセット回復回路は第１ＰＮＰトランジスタ１と、
第２ＰＮＰトランジスタ２と、第３ＮＰＮトランジスタ
３と、第４ＮＰＮトランジスタ４と、第１定電流源８と
を含む入力差動増幅器と単位利得出力段１０を含み、こ
れらの参照番号は前に与えられたものに相当する。
性オフセット回復回路は第１ＰＮＰトランジスタ１と、
第２ＰＮＰトランジスタ２と、第３ＮＰＮトランジスタ
３と、第４ＮＰＮトランジスタ４と、第１定電流源８と
を含む入力差動増幅器と単位利得出力段１０を含み、こ
れらの参照番号は前に与えられたものに相当する。
【００１８】回復回路はさらに、入力差動増幅器と単位
利得出力段１０との間に接続として利得段を含み、利得
段は入力差動増幅器の出力に接続するベース端子を有
し、かつ第６ＮＰＮトランジスタ７および第７ＰＮＰト
ランジスタ１１に接続される第５ＮＰＮトランジスタ６
を含む。前記第７トランジスタ１１は第６トランジスタ
７に接続される。第７トランジスタ１１および第６トラ
ンジスタ７は単位利得出力段１０に接続される。
利得出力段１０との間に接続として利得段を含み、利得
段は入力差動増幅器の出力に接続するベース端子を有
し、かつ第６ＮＰＮトランジスタ７および第７ＰＮＰト
ランジスタ１１に接続される第５ＮＰＮトランジスタ６
を含む。前記第７トランジスタ１１は第６トランジスタ
７に接続される。第７トランジスタ１１および第６トラ
ンジスタ７は単位利得出力段１０に接続される。
【００１９】第７トランジスタ１１のエミッタ端子は第
２定電流源９、第６トランジスタ７のコレクタ端子、お
よび単位利得出力段１０に接続される。
２定電流源９、第６トランジスタ７のコレクタ端子、お
よび単位利得出力段１０に接続される。
【００２０】第５トランジスタ６のベース端子は第１ト
ランジスタ１および第３トランジスタ３のコレクタ端子
に接続される。第５トランジスタ６のエミッタ端子は抵
抗器５をへて第３トランジスタ３、第４トランジスタ
４、および第６トランジスタ７のエミッタ端子、第６ト
ランジスタ７のベース端子、および第７トランジスタ１
１のコレクタ端子に接続される。第５トランジスタ６の
コレクタ端子は第７トランジスタ１１のベース端子、お
よび第３定電流源１２に接続される。
ランジスタ１および第３トランジスタ３のコレクタ端子
に接続される。第５トランジスタ６のエミッタ端子は抵
抗器５をへて第３トランジスタ３、第４トランジスタ
４、および第６トランジスタ７のエミッタ端子、第６ト
ランジスタ７のベース端子、および第７トランジスタ１
１のコレクタ端子に接続される。第５トランジスタ６の
コレクタ端子は第７トランジスタ１１のベース端子、お
よび第３定電流源１２に接続される。
【００２１】この発明において、第５トランジスタ６は
第７トランジスタ１１のベース電流ＩB11 を無視して第
３定電流源１２の電流Ｉ12によって駆動される。
第７トランジスタ１１のベース電流ＩB11 を無視して第
３定電流源１２の電流Ｉ12によって駆動される。
【００２２】電流Ｉ12はレジスタ５上に厳密にベース−
エミッタ電圧ＶBE、かつ特に第６トランジスタ７のベー
ス−エミッタ電圧ＶBE7 を有するために必要とされる電
流よりも常に小さくなければならない、そうでなけれ
ば、第６トランジスタ７は飽和動作領域になるであろ
う。
エミッタ電圧ＶBE、かつ特に第６トランジスタ７のベー
ス−エミッタ電圧ＶBE7 を有するために必要とされる電
流よりも常に小さくなければならない、そうでなけれ
ば、第６トランジスタ７は飽和動作領域になるであろ
う。
【００２３】レジスタ５のベース−エミッタ電圧ＶBE7
およびベース電流ＩB7を厳密に有するために必要とされ
る電流の残りの量は、第７トランジスタ１１によって与
えられる。
およびベース電流ＩB7を厳密に有するために必要とされ
る電流の残りの量は、第７トランジスタ１１によって与
えられる。
【００２４】この発明に従う回路においてＩ8 ＝Ｉ12で
あれば、ＩB6＝２ＩB4、つまり上記のバランスがとれた
状態が起こり、かつ第３トランジスタ３および第４トラ
ンジスタ４の異なるコレクタ電流による差動増幅器にわ
たる真性オフセットは取り除かれる。
あれば、ＩB6＝２ＩB4、つまり上記のバランスがとれた
状態が起こり、かつ第３トランジスタ３および第４トラ
ンジスタ４の異なるコレクタ電流による差動増幅器にわ
たる真性オフセットは取り除かれる。
【００２５】有利に、この発明に従う回路は真性オフセ
ット、つまり種々の構成要素の不整合によらないオフセ
ットを有さない演算増幅器を提供することを可能にす
る。
ット、つまり種々の構成要素の不整合によらないオフセ
ットを有さない演算増幅器を提供することを可能にす
る。
【００２６】この目的を達成するための状態は関係Ｉ8
＝Ｉ12が真実でなければならないということである、な
ぜならば特に集積回路において同一の電流源を提供する
ことは比較的簡単であるからである。
＝Ｉ12が真実でなければならないということである、な
ぜならば特に集積回路において同一の電流源を提供する
ことは比較的簡単であるからである。
【００２７】便利に、第５トランジスタ６のコレクタ電
流ＩC6はすべての動作状態において一定である、逆に、
公知の技術に関係する図１に示される回路においては、
コレクタ電流ＩC6は第６トランジスタ７にベース電流Ｉ
B7を与えなければならず、かつこの電流は非常に高いか
も知れない。一般に実際、Ｉg >>ＩC6であり、かつ電流
はさらに出力信号とともにダイナミックな状態で変わ
る。
流ＩC6はすべての動作状態において一定である、逆に、
公知の技術に関係する図１に示される回路においては、
コレクタ電流ＩC6は第６トランジスタ７にベース電流Ｉ
B7を与えなければならず、かつこの電流は非常に高いか
も知れない。一般に実際、Ｉg >>ＩC6であり、かつ電流
はさらに出力信号とともにダイナミックな状態で変わ
る。
【００２８】可変Ｉ8 が必要とされる可変−トランスコ
ンダクタンス増幅器のような応用において、ゼロオフセ
ットは同じ態様でＩ12を変えることによりすべての動作
状態において有利に得られる。
ンダクタンス増幅器のような応用において、ゼロオフセ
ットは同じ態様でＩ12を変えることによりすべての動作
状態において有利に得られる。
【００２９】この発明はこの発明の概念の範囲内にある
種々の修正および変更を受け入れるることができると見
なされる。すべての詳細はさらに、ほかの技術的に同等
の構成要素と置換えられてもよい。
種々の修正および変更を受け入れるることができると見
なされる。すべての詳細はさらに、ほかの技術的に同等
の構成要素と置換えられてもよい。
【００３０】実際、用いられる材料および寸法は要求に
従い何であってもよい。
従い何であってもよい。
【００３１】
【図面の簡単な説明】
【図１】公知の演算増幅器の回路図である。
【図２】この発明に従う回復回路が設けられた演算増幅
器の回路図である。
器の回路図である。
（１） 第１ＰＮＰトランジスタ （２） 第２ＰＮＰトランジスタ （４） 第４ＮＰＮトランジスタ （８） 第１定電流源
フロントページの続き (72)発明者 ダビデ・ブランビーラ イタリア、20017 ロー、ビア・グラン・ サッソ、９ (72)発明者 ファブリツィオ・ステファニ イタリア、21010 カルダノ・アル・カン ポ、ビア・アペンニーニ、16
Claims (3)
- 【請求項１】 特に増幅器のための真性オフセット回復
回路であって、第１ＰＮＰトランジスタ（１）と第２Ｐ
ＮＰトランジスタ（２）と、第３ＮＰＮトランジスタ
（３）と、第４ＮＰＮトランジスタ（４）と、第１定電
流源（８）とを含む入力差動増幅器と、単位利得出力段
（１０）とを含み、前記入力差動増幅器と前記単位利得
出力段（１０）との間の接続として利得段を含み、利得
段は前記入力差動増幅器の出力に接続され、かつ第６Ｎ
ＰＮトランジスタ（７）および第７ＰＮＰトランジスタ
（１１）に接続される第５ＮＰＮトランジスタ（６）を
含み、前記第７トランジスタ（１１）は前記第６トラン
ジスタ（７）に接続されており、前記第７トランジスタ
（１１）および前記第６トランジスタ（７）は前記単位
利得出力段（１０）に接続されていることによって特徴
づけられる真性オフセット回復回路。 - 【請求項２】 前記第７トランジスタ（１１）のエミッ
タ端子は第２定電流源（９）、前記第６トランジスタ
（７）のコレクタ端子および単位利得出力段（１０）に
接続されることによって特徴付けられる、請求項１記載
の回路。 - 【請求項３】 前記第５トランジスタ（６）のベース端
子が前記第１トランジスタ（１）および前記第３トラン
ジスタ（３）のコレクタ端子に接続され、前記第５トラ
ンジスタ（６）のエミッタ端子は抵抗器（５）をへて前
記第３トランジスタ（３）、前記第４トランジスタ
（４）、および前記第６トランジスタ（７）のエミッタ
端子と、前記第６トランジスタ（７）のベース端子と、
前記第７トランジスタ（１１）のコレクタ端子とに接続
されており、前記第５トランジスタ（６）のコレクタ端
子は前記第７トランジスタ（１１）のベース端子および
第３定電流源（１２）に接続されていることによって特
徴付けられる、請求項２記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT22447A/90 | 1990-12-20 | ||
| IT02244790A IT1244208B (it) | 1990-12-20 | 1990-12-20 | Circuito di ricupero dell'offset intrinseco particolarmente per amplificatori |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685560A true JPH0685560A (ja) | 1994-03-25 |
Family
ID=11196413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3335351A Withdrawn JPH0685560A (ja) | 1990-12-20 | 1991-12-19 | 特に増幅器のための真性オフセット回復回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5204638A (ja) |
| EP (1) | EP0492373B1 (ja) |
| JP (1) | JPH0685560A (ja) |
| KR (1) | KR920013887A (ja) |
| DE (1) | DE69117031T2 (ja) |
| IT (1) | IT1244208B (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4030044A (en) * | 1975-11-13 | 1977-06-14 | Motorola, Inc. | Monolithic amplifier having a balanced, double-to-single ended converter |
| ATE14173T1 (de) * | 1981-08-06 | 1985-07-15 | Precision Monolithics Inc | Schaltungsanordnung fuer einen differenzverstaerker mit praeziser aktiver last. |
| US4481481A (en) * | 1983-02-11 | 1984-11-06 | National Semiconductor Corporation | Buffer inverter circuit with adaptive bias |
| NL8400635A (nl) * | 1984-02-29 | 1985-09-16 | Philips Nv | Darlington transistorschakeling. |
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