JP3336388B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、更に
は差動増幅回路を具えた集積回路に適用して特に有効な
技術に関し、例えば、小信号を増幅する差動増幅回路を
具えた集積回路に利用して有用な技術に関する。
は差動増幅回路を具えた集積回路に適用して特に有効な
技術に関し、例えば、小信号を増幅する差動増幅回路を
具えた集積回路に利用して有用な技術に関する。
【０００２】
【従来の技術】半導体デバイスを用いた基本回路の１つ
に、小信号を精度良く増幅する差動増幅回路（差動アン
プ）がある。この差動増幅回路は、１対のバイポーラト
ランジスタのエミッタが、１つの定電流源に共通接続さ
れ、夫々のコレクタが、各々の抵抗を介して、定電圧電
源に共通接続され、夫々のベースが差動入力端子を構成
し、上記２つのコレクタ間の電位差が、差動出力として
一対のエミッタホロワを介して出力されるようになって
いる。このように構成された差動増幅回路にあっては、
上記２つの差動トランジスタ、及びこれに接続された２
つのコレクタ抵抗の値は、夫々、チップ上に点対称、又
は線対称となるように設計パターンが構成されて、個々
の特性のバラツキが小さくなるようにされ、２つの差動
トランジスタのコレクタ間に生じる直流成分差（オフセ
ット電圧）をなくすように設計されている。因に、オフ
セット電圧の要因としては、各トランジスタのベース−
エミッタ間電圧、及び直流電流増幅率、負荷抵抗値の差
等があげられる。
に、小信号を精度良く増幅する差動増幅回路（差動アン
プ）がある。この差動増幅回路は、１対のバイポーラト
ランジスタのエミッタが、１つの定電流源に共通接続さ
れ、夫々のコレクタが、各々の抵抗を介して、定電圧電
源に共通接続され、夫々のベースが差動入力端子を構成
し、上記２つのコレクタ間の電位差が、差動出力として
一対のエミッタホロワを介して出力されるようになって
いる。このように構成された差動増幅回路にあっては、
上記２つの差動トランジスタ、及びこれに接続された２
つのコレクタ抵抗の値は、夫々、チップ上に点対称、又
は線対称となるように設計パターンが構成されて、個々
の特性のバラツキが小さくなるようにされ、２つの差動
トランジスタのコレクタ間に生じる直流成分差（オフセ
ット電圧）をなくすように設計されている。因に、オフ
セット電圧の要因としては、各トランジスタのベース−
エミッタ間電圧、及び直流電流増幅率、負荷抵抗値の差
等があげられる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、上記のように２つのト
ランジスタ若くは抵抗値の間で、特性バラツキが生じな
いようにレイアウト設計を行っても、実際には僅かなバ
ラツキが生じ、オフセット電圧が発生することが分かっ
た。この傾向は、特に微小信号の増幅に使用される差動
増幅回路に関して顕著であり、当該差動増幅回路によっ
て所望のレベルの信号の増幅作用が得られないと云う不
具合が生じる。
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、上記のように２つのト
ランジスタ若くは抵抗値の間で、特性バラツキが生じな
いようにレイアウト設計を行っても、実際には僅かなバ
ラツキが生じ、オフセット電圧が発生することが分かっ
た。この傾向は、特に微小信号の増幅に使用される差動
増幅回路に関して顕著であり、当該差動増幅回路によっ
て所望のレベルの信号の増幅作用が得られないと云う不
具合が生じる。
【０００４】本発明は、かかる事情に鑑みてなされたも
ので、差動増幅回路の差動出力端子を構成するコレクタ
間に、オフセット電圧が生じた場合であっても、当該オ
フセット電圧の補正を自動的に行うことができる調整機
能を具えた差動増幅回路を提供することをその主たる目
的とする。この発明の前記ならびにそのほかの目的と新
規な特徴については、本明細書の記述および添附図面か
ら明らかになるであろう。
ので、差動増幅回路の差動出力端子を構成するコレクタ
間に、オフセット電圧が生じた場合であっても、当該オ
フセット電圧の補正を自動的に行うことができる調整機
能を具えた差動増幅回路を提供することをその主たる目
的とする。この発明の前記ならびにそのほかの目的と新
規な特徴については、本明細書の記述および添附図面か
ら明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明は、コレクタが夫々の抵抗を
介して定電圧電源に接続され、エミッタが定電流源に共
通接続された第１，及び第２のバイポーラトランジスタ
によって構成される差動増幅回路において、上記定電圧
電源と、差動出力端子たるコレクタとの間に、当該差動
増幅回路のオフセット電圧に応じて当該コレクタ電流を
調整する電流調整回路を接続したものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明は、コレクタが夫々の抵抗を
介して定電圧電源に接続され、エミッタが定電流源に共
通接続された第１，及び第２のバイポーラトランジスタ
によって構成される差動増幅回路において、上記定電圧
電源と、差動出力端子たるコレクタとの間に、当該差動
増幅回路のオフセット電圧に応じて当該コレクタ電流を
調整する電流調整回路を接続したものである。
【０００６】
【作用】差動増幅回路のコレクタ間にオフセット電圧が
生じている場合、当該電圧値に応じて、上記電流調整回
路が、当該コレクタ電流を調整して、上記コレクタ間の
オフセット電圧をゼロになるように動作する。
生じている場合、当該電圧値に応じて、上記電流調整回
路が、当該コレクタ電流を調整して、上記コレクタ間の
オフセット電圧をゼロになるように動作する。
【０００７】
【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。図１は、本実施例の差動増幅回路１０の入
力段を示す回路図である。この実施例の差動増幅回路１
０は、２つのバイポーラトランジスタＴｒ１，Ｔｒ２、
抵抗Ｒ１，Ｒ２及び定電流源Ｓ１によってその入力段が
構成されている。そして、トランジスタＴｒ１のコレク
タと抵抗Ｒ１の接続ノードｎ１に出力端子ＯＵＴ１が接
続され、トランジスタＴｒ２のコレクタと抵抗Ｒ２の中
間ノードｎ２に出力端子ＯＵＴ２が接続されている。こ
れら２つの端子ＯＵＴ１，ＯＵＴ２の電位差が差動出力
となる。又、２つのトランジスタＴｒ１，Ｔｒ２のエミ
ッタは定電流源Ｓ１に共通接続され、コレクタは抵抗Ｒ
１，Ｒ２を介して定電圧電源Ｖccに共通接続されてい
る。
て説明する。図１は、本実施例の差動増幅回路１０の入
力段を示す回路図である。この実施例の差動増幅回路１
０は、２つのバイポーラトランジスタＴｒ１，Ｔｒ２、
抵抗Ｒ１，Ｒ２及び定電流源Ｓ１によってその入力段が
構成されている。そして、トランジスタＴｒ１のコレク
タと抵抗Ｒ１の接続ノードｎ１に出力端子ＯＵＴ１が接
続され、トランジスタＴｒ２のコレクタと抵抗Ｒ２の中
間ノードｎ２に出力端子ＯＵＴ２が接続されている。こ
れら２つの端子ＯＵＴ１，ＯＵＴ２の電位差が差動出力
となる。又、２つのトランジスタＴｒ１，Ｔｒ２のエミ
ッタは定電流源Ｓ１に共通接続され、コレクタは抵抗Ｒ
１，Ｒ２を介して定電圧電源Ｖccに共通接続されてい
る。
【０００８】この電流調整回路２０は、上記２つの出力
端子ＯＵＴ１，２に現れる電圧信号Ｖ３，Ｖ４の直流成
分のオフセット電圧を調整する電流調整回路２０が接続
されている。この電流調整回路２０は、各コレクタがノ
ードｎ１，ｎ２に接続され、且つ互いにエミッタが共通
接続された一対の差動トランジスタＴｒ３，Ｔｒ４とそ
の共通エミッタに接続された定電流源Ｓ２からなり、上
記ノードｎ１，ｎ２から電流Ｉ1，Ｉ2を引き抜いてトラ
ンジスタＴｒ１，Ｔｒ２のコレクタ電流を調整する電流
引抜き回路２１と、上記入力段の差動出力を受けてオフ
セット電圧の大きさを検出し、これに応じた信号を、電
流引抜き回路２１に出力する一対のエミッタホロワから
なるオフセット検出調整回路２２とによって構成されて
いる。
端子ＯＵＴ１，２に現れる電圧信号Ｖ３，Ｖ４の直流成
分のオフセット電圧を調整する電流調整回路２０が接続
されている。この電流調整回路２０は、各コレクタがノ
ードｎ１，ｎ２に接続され、且つ互いにエミッタが共通
接続された一対の差動トランジスタＴｒ３，Ｔｒ４とそ
の共通エミッタに接続された定電流源Ｓ２からなり、上
記ノードｎ１，ｎ２から電流Ｉ1，Ｉ2を引き抜いてトラ
ンジスタＴｒ１，Ｔｒ２のコレクタ電流を調整する電流
引抜き回路２１と、上記入力段の差動出力を受けてオフ
セット電圧の大きさを検出し、これに応じた信号を、電
流引抜き回路２１に出力する一対のエミッタホロワから
なるオフセット検出調整回路２２とによって構成されて
いる。
【０００９】この差動増幅回路１０は、差動出力端子に
現れる信号の直流成分にオフセットが生じていた場合
に、以下のように、動作する。いま仮に、入力端子ＩＮ
１，ＩＮ２に信号が入力されていない状態で、差動出力
端子ＯＵＴ１と出力端子ＯＵＴ２との電位差、即ちオフ
セット電圧（直流成分）がΔＶであるとする。
現れる信号の直流成分にオフセットが生じていた場合
に、以下のように、動作する。いま仮に、入力端子ＩＮ
１，ＩＮ２に信号が入力されていない状態で、差動出力
端子ＯＵＴ１と出力端子ＯＵＴ２との電位差、即ちオフ
セット電圧（直流成分）がΔＶであるとする。
【００１０】このように差動増幅回路１０の入力端子Ｉ
Ｎ１，ＩＮ２に信号が入力されていないときには、オフ
セット電圧ΔＶはトランジスタＴｒ５、Ｔｒ６のベース
電位の差となり、一対のエミッタホロワの出力ノードｎ
５，ｎ６間の電位差が当該オフセット電圧ΔＶに応じた
値となる。
Ｎ１，ＩＮ２に信号が入力されていないときには、オフ
セット電圧ΔＶはトランジスタＴｒ５、Ｔｒ６のベース
電位の差となり、一対のエミッタホロワの出力ノードｎ
５，ｎ６間の電位差が当該オフセット電圧ΔＶに応じた
値となる。
【００１１】このとき上記ノードｎ５，ｎ６間の電位差
には交流成分（信号成分）がないため、この電位差は、
そのまま電流引抜き用差動トランジスタＴｒ３，Ｔｒ４
のベースにかかる。しかして、２つのトランジスタＴｒ
３，Ｔｒ４を流れるコレクタ電流、即ち、ノードｎ３，
ｎ４から引き抜かれる夫々の電流値Ｉ1，Ｉ2の差は、上
記オフセット電圧ΔＶに応じたものとなり、当該ノード
ｎ１，ｎ２間（ｎ３，ｎ４間）に生じていたオフセット
電圧ΔＶが、これら電流Ｉ1，Ｉ2による電圧降下によっ
て修正されることとなる。
には交流成分（信号成分）がないため、この電位差は、
そのまま電流引抜き用差動トランジスタＴｒ３，Ｔｒ４
のベースにかかる。しかして、２つのトランジスタＴｒ
３，Ｔｒ４を流れるコレクタ電流、即ち、ノードｎ３，
ｎ４から引き抜かれる夫々の電流値Ｉ1，Ｉ2の差は、上
記オフセット電圧ΔＶに応じたものとなり、当該ノード
ｎ１，ｎ２間（ｎ３，ｎ４間）に生じていたオフセット
電圧ΔＶが、これら電流Ｉ1，Ｉ2による電圧降下によっ
て修正されることとなる。
【００１２】差動増幅回路１０の入力端子ＩＮ１，ＩＮ
２に入力があると、これら入力信号のレベルに応じた電
位が、ノードｎ１，ｎ２に現れる。このノードｎ１，ｎ
２の電位差（Ｖ３−Ｖ４）は、出力信号の信号成分（交
流成分）と、上記オフセット電圧（直流成分）とが重畳
されたものである。
２に入力があると、これら入力信号のレベルに応じた電
位が、ノードｎ１，ｎ２に現れる。このノードｎ１，ｎ
２の電位差（Ｖ３−Ｖ４）は、出力信号の信号成分（交
流成分）と、上記オフセット電圧（直流成分）とが重畳
されたものである。
【００１３】このとき電流調整回路２０は以下のように
動作する。即ち、上記２つの成分が重畳された、夫々の
電位Ｖ３，Ｖ４は、トランジスタＴｒ５，Ｔｒ６のベー
スに印加される。この結果、２つのトランジスタＴｒ
５，Ｔｒ６においては、直流成分（オフセット電圧）と
交流成分（信号成分）とが重畳された電位Ｖ３，Ｖ４の
夫々の値に見合った電流が、これら２つのトランジスタ
のエミッタを夫々流れる。このときのエミッタの電位
は、配線Ｌ３，Ｌ４を夫々介して、トランジスタＴｒ
３，Ｔｒ４のベースに送られる。ところで配線Ｌ１の中
間ノードｎ７と、配線Ｌ２の中間ノードｎ８との間に
は、コンデンサＣ１が接続されているため、この配線Ｌ
３，Ｌ４を流れる電圧信号の交流成分は除去され、直流
成分（オフセット電圧ΔＶ）に応じた電位差のみが、こ
れら２つのトランジスタＴｒ３，Ｔｒ４のベース間に発
生する。
動作する。即ち、上記２つの成分が重畳された、夫々の
電位Ｖ３，Ｖ４は、トランジスタＴｒ５，Ｔｒ６のベー
スに印加される。この結果、２つのトランジスタＴｒ
５，Ｔｒ６においては、直流成分（オフセット電圧）と
交流成分（信号成分）とが重畳された電位Ｖ３，Ｖ４の
夫々の値に見合った電流が、これら２つのトランジスタ
のエミッタを夫々流れる。このときのエミッタの電位
は、配線Ｌ３，Ｌ４を夫々介して、トランジスタＴｒ
３，Ｔｒ４のベースに送られる。ところで配線Ｌ１の中
間ノードｎ７と、配線Ｌ２の中間ノードｎ８との間に
は、コンデンサＣ１が接続されているため、この配線Ｌ
３，Ｌ４を流れる電圧信号の交流成分は除去され、直流
成分（オフセット電圧ΔＶ）に応じた電位差のみが、こ
れら２つのトランジスタＴｒ３，Ｔｒ４のベース間に発
生する。
【００１４】このようにトランジスタＴｒ３，Ｔｒ４の
ベースに、オフセット電圧ΔＶに応じた電位差がかかる
と、定電流源Ｓ３に共通接続され２つのトランジスタＴ
ｒ３，Ｔｒ４は、そのコレクタ電流Ｉ1，Ｉ2の差が、上
記オフセット電圧ΔＶに応じたものとなる。この結果、
電流Ｉ1，Ｉ2により生じる電圧降下によって、トランジ
スタＴｒ１，Ｔｒ２のコレクタの電位Ｖ３，Ｖ４は、そ
のオフセット電圧ΔＶがなくなるように修正される。
ベースに、オフセット電圧ΔＶに応じた電位差がかかる
と、定電流源Ｓ３に共通接続され２つのトランジスタＴ
ｒ３，Ｔｒ４は、そのコレクタ電流Ｉ1，Ｉ2の差が、上
記オフセット電圧ΔＶに応じたものとなる。この結果、
電流Ｉ1，Ｉ2により生じる電圧降下によって、トランジ
スタＴｒ１，Ｔｒ２のコレクタの電位Ｖ３，Ｖ４は、そ
のオフセット電圧ΔＶがなくなるように修正される。
【００１５】尚、ノードｎ１，ｎ２に現れるオフセット
電圧を、一旦、エミッタホロワのトランジスタＴｒ５，
Ｔｒ６に加えるのは、当該エミッタホロワによってレベ
ルシフトを行なってから、その電位を電流引抜き回路２
２のトランジスタのベースに加えるためである。
電圧を、一旦、エミッタホロワのトランジスタＴｒ５，
Ｔｒ６に加えるのは、当該エミッタホロワによってレベ
ルシフトを行なってから、その電位を電流引抜き回路２
２のトランジスタのベースに加えるためである。
【００１６】以上説明したように、上記した差動増幅回
路１０では、２つの出力端子ＯＵＴ１，２の電位間にオ
フセット電圧ΔＶが発生したときに、当該コレクタに接
続された配線Ｌ１１，Ｌ１２を介して流れる電流量の差
分｜Ｉ1−Ｉ2｜が、上記オフセット電圧ΔＶに応じて調
整され、この電流によって生じる電圧降下により、２つ
のトランジスタＴｒ１，Ｔｒ２のコレクタ間の電位差
（オフセット電圧）が修正されることとなる。
路１０では、２つの出力端子ＯＵＴ１，２の電位間にオ
フセット電圧ΔＶが発生したときに、当該コレクタに接
続された配線Ｌ１１，Ｌ１２を介して流れる電流量の差
分｜Ｉ1−Ｉ2｜が、上記オフセット電圧ΔＶに応じて調
整され、この電流によって生じる電圧降下により、２つ
のトランジスタＴｒ１，Ｔｒ２のコレクタ間の電位差
（オフセット電圧）が修正されることとなる。
【００１７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、２つのトランジスタＴｒ１，Ｔｒ２によ
って差動増幅回路の入力段が構成されている例を示した
が、例えば４つのトランジスタで入力段が構成された差
動増幅回路等にも適用することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、２つのトランジスタＴｒ１，Ｔｒ２によ
って差動増幅回路の入力段が構成されている例を示した
が、例えば４つのトランジスタで入力段が構成された差
動増幅回路等にも適用することができる。
【００１８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である差動増
幅回路の入力段に適用した場合について説明したが、こ
の発明はそれに限定されるものでなく、オフセット電圧
が問題となる集積回路一般に利用することができる。
なされた発明をその背景となった利用分野である差動増
幅回路の入力段に適用した場合について説明したが、こ
の発明はそれに限定されるものでなく、オフセット電圧
が問題となる集積回路一般に利用することができる。
【００１９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、差動増幅回路の差動出力端子を
構成するコレクタ間に、オフセット電圧が生じた場合で
あっても、当該オフセット電圧の補正を自動的に行うこ
とができるようになる。しかして、微小入力に対しても
精度の高い増幅作用が達成できる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、差動増幅回路の差動出力端子を
構成するコレクタ間に、オフセット電圧が生じた場合で
あっても、当該オフセット電圧の補正を自動的に行うこ
とができるようになる。しかして、微小入力に対しても
精度の高い増幅作用が達成できる。
【図１】本実施例の差動増幅回路１０の入力段を示す回
路図である。
路図である。
１０ 差動増幅回路 ２０ 電流調整回路 ２１ 電流引抜き回路 ２２ オフセット検出回路 ＯＵＴ１，２ 差動出力端子 Ｃ１ コンデンサ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−142613（ＪＰ，Ａ) 特開 平１−105605（ＪＰ，Ａ) 特開 平４−351109（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/34 H03F 3/45
Claims (3)
- 【請求項１】 コレクタが抵抗を介して定電圧電源に接
続され、エミッタが定電流源に共通接続された第１及び
第２のバイポーラトランジスタによってその入力段が構
成されると共に、各々のベースに信号が入力され、各々
のコレクタ間の電位差が出力とされる差動増幅回路と、 上記定電圧電源と各々のコレクタとの間に接続され、上
記差動増幅回路のオフセット電圧に応じて当該コレクタ
電流を調整する電流調整回路とを具えてなることを特徴
とする半導体集積回路。 - 【請求項２】 上記電流調整回路は、 エミッタが第２の定電流源に共通接続され、コレクタが
上記第１，第２のバイポーラトランジスタの各々のコレ
クタに接続され、ベースに上記出力の直流成分の大きさ
に応じた信号が入力される第３及び第４のバイポーラト
ランジスタを具えてなることを特徴とする請求項１に記
載の半導体集積回路。 - 【請求項３】 上記電流調整回路は、 上記第１，第２のトランジスタのコレクタに接続された
一対のエミッタホロワ回路を具え、上記第３，第４のバ
イポーラトランジスタの各々のベースには、上記エミッ
タホロワ回路の出力ノードが夫々接続されると共に、当
該ベース端子間にはコンデンサが接続されていることを
特徴とする請求項２に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27653593A JP3336388B2 (ja) | 1993-11-05 | 1993-11-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27653593A JP3336388B2 (ja) | 1993-11-05 | 1993-11-05 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07131260A JPH07131260A (ja) | 1995-05-19 |
| JP3336388B2 true JP3336388B2 (ja) | 2002-10-21 |
Family
ID=17570831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27653593A Expired - Fee Related JP3336388B2 (ja) | 1993-11-05 | 1993-11-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3336388B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41831E1 (en) | 2000-05-23 | 2010-10-19 | Marvell International Ltd. | Class B driver |
| US7606547B1 (en) | 2000-07-31 | 2009-10-20 | Marvell International Ltd. | Active resistance summer for a transformer hybrid |
| US7154421B2 (en) * | 2003-12-12 | 2006-12-26 | Telasic Communications, Inc. | DNL/INL trim techniques for comparator based analog to digital converters |
| US7298173B1 (en) | 2004-10-26 | 2007-11-20 | Marvell International Ltd. | Slew rate control circuit for small computer system interface (SCSI) differential driver |
-
1993
- 1993-11-05 JP JP27653593A patent/JP3336388B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07131260A (ja) | 1995-05-19 |
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| JPH0347602B2 (ja) |
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| Date | Code | Title | Description |
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