JPH0347602B2 - - Google Patents
Info
- Publication number
- JPH0347602B2 JPH0347602B2 JP18761082A JP18761082A JPH0347602B2 JP H0347602 B2 JPH0347602 B2 JP H0347602B2 JP 18761082 A JP18761082 A JP 18761082A JP 18761082 A JP18761082 A JP 18761082A JP H0347602 B2 JPH0347602 B2 JP H0347602B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gain control
- input
- current
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/0052—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using diodes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/04—Modifications of control circuit to reduce distortion caused by control
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、磁気記録再生装置（VTR）、TV
受像機等に使用されている利得制御回路の入力回
路に関するものである。
受像機等に使用されている利得制御回路の入力回
路に関するものである。
利得制御回路は、種々の電子機器、及び制御機
器の増幅器として使用されているが、この回路と
その前後段の回路を同一IC内に形成する場合に
出力オフセツトの問題が発生する。
器の増幅器として使用されているが、この回路と
その前後段の回路を同一IC内に形成する場合に
出力オフセツトの問題が発生する。
すなわち、従来の回路では、制御電流によるオ
フセツトを避けるため、利得制御回路の入力段と
なるスイツチング回路、インピーダンス変換回路
等の出力は、IC回路外に出力し、コンデンサ等
による容量結合を行なつた後利得制御回路に入力
していたので、IC化に際しピン数、外付部品等
が増加するという欠点がある。
フセツトを避けるため、利得制御回路の入力段と
なるスイツチング回路、インピーダンス変換回路
等の出力は、IC回路外に出力し、コンデンサ等
による容量結合を行なつた後利得制御回路に入力
していたので、IC化に際しピン数、外付部品等
が増加するという欠点がある。
以下、この点についてさらに詳述する。
第１図は、電流変換型の利得制御回路を構成す
るIC2の前段に入力回路として２つの入力信号
VA，VBを選択するスイツチ回路IC1を接続する場
合の回路図である。
るIC2の前段に入力回路として２つの入力信号
VA，VBを選択するスイツチ回路IC1を接続する場
合の回路図である。
この回路において、トランジスタQ1，Q2、及
びトランジスタQ3，Q4はそれぞれ差動増幅器を
構成し、その共通の負荷抵抗R1に入力信号VA，
VBのいずれか一方を、電流源I1を切り替えるスイ
ツチＳによつて出力するスイツチ回路（一般に
Burton回路と呼ぶ）である。
びトランジスタQ3，Q4はそれぞれ差動増幅器を
構成し、その共通の負荷抵抗R1に入力信号VA，
VBのいずれか一方を、電流源I1を切り替えるスイ
ツチＳによつて出力するスイツチ回路（一般に
Burton回路と呼ぶ）である。
負荷抵抗R1に出力された信号は、電流源I2で作
動するトランジスタQ5によつて100％の負帰還が
かけられているので、その出力インピーダンスは
トランジスタQ5のエミツタホロワの出力インピ
ーダンスの１／Gnとなるのが特徴である。
動するトランジスタQ5によつて100％の負帰還が
かけられているので、その出力インピーダンスは
トランジスタQ5のエミツタホロワの出力インピ
ーダンスの１／Gnとなるのが特徴である。
次に、電流変換型の利得制御回路を構成する
IC2の部分の動作について説明する。
IC2の部分の動作について説明する。
入力端子Tioに供給された信号eioによつて抵抗
Rioに流れる電流をIio、トランジスタQ11〜Q14（ト
ランジスタQ11〜Q13はダイオード接続されたも
のを示している。）の各々に流れる電流をそれぞ
れi11，i12，i13，i14（以下、ikはトランジスタQkの
電流値を示すものとする）、AGC回路のゲインを
設定する制御電流をIcとすると、 i11＝xIc、i12＝（１−ｘ）Ic、又、VBE（Q13）＝
VBE（Q14）よりi13＝i14となる。ところが図の回路
から、 i13＝i11＋Iio＝xIc＋Iio ……(1) i14＝i12＝（１−ｘ）Ic ……(2) となつているので、ｘ＝Ic−Iio／2Icが得られ、結局、 i11＝Ic−Iio／２、i12＝Ic＋Iio／２ ……(3) となる。
Rioに流れる電流をIio、トランジスタQ11〜Q14（ト
ランジスタQ11〜Q13はダイオード接続されたも
のを示している。）の各々に流れる電流をそれぞ
れi11，i12，i13，i14（以下、ikはトランジスタQkの
電流値を示すものとする）、AGC回路のゲインを
設定する制御電流をIcとすると、 i11＝xIc、i12＝（１−ｘ）Ic、又、VBE（Q13）＝
VBE（Q14）よりi13＝i14となる。ところが図の回路
から、 i13＝i11＋Iio＝xIc＋Iio ……(1) i14＝i12＝（１−ｘ）Ic ……(2) となつているので、ｘ＝Ic−Iio／2Icが得られ、結局、 i11＝Ic−Iio／２、i12＝Ic＋Iio／２ ……(3) となる。
次に、トランジスタQ11，Q12，Q16，Q18を考
えると、 VBE（Q11）＋VBE（Q18）＝VBE（Q12） ＋VBE（Q16）から i11×i18＝i12×i16 となる。（∵VBE(K)＝KT／ｑlnik／I0である） 前記第３（式）より、 （Ic−Iio）i18＝（Ic＋Iio）i16 ……(4) 又、トランジスタQ15，Q19，Q20，Q17を考え
ると、 VBE（Q15）＋VBE（Q19） ＝VBE（Q20）＋VBE（Q17）から i15×i19＝i20×i17 となるが、i15＝i16、i17＝i18とできるから、 i19＝i20×i18／i16 第(4)式から i19＝i20（Ic＋Iio／Ic−Iio） ……(5) トランジスタQ19，Q20の電流源の電流をI0とす
ると、 I0＝i19＋i20となつているから第(5)式は I20＝I0×（Ic−Iio／2Ic） こゝで、負荷抵抗RLにおける出力電圧Vputは、 Vput＝Vcc−i20・RL ＝Vcc−RL／２（１−Iio／Ic）×I0 出力電圧Vputの交流成分eputは、 eput＝RLIio／2Ic×I0 ……(6) となる。
えると、 VBE（Q11）＋VBE（Q18）＝VBE（Q12） ＋VBE（Q16）から i11×i18＝i12×i16 となる。（∵VBE(K)＝KT／ｑlnik／I0である） 前記第３（式）より、 （Ic−Iio）i18＝（Ic＋Iio）i16 ……(4) 又、トランジスタQ15，Q19，Q20，Q17を考え
ると、 VBE（Q15）＋VBE（Q19） ＝VBE（Q20）＋VBE（Q17）から i15×i19＝i20×i17 となるが、i15＝i16、i17＝i18とできるから、 i19＝i20×i18／i16 第(4)式から i19＝i20（Ic＋Iio／Ic−Iio） ……(5) トランジスタQ19，Q20の電流源の電流をI0とす
ると、 I0＝i19＋i20となつているから第(5)式は I20＝I0×（Ic−Iio／2Ic） こゝで、負荷抵抗RLにおける出力電圧Vputは、 Vput＝Vcc−i20・RL ＝Vcc−RL／２（１−Iio／Ic）×I0 出力電圧Vputの交流成分eputは、 eput＝RLIio／2Ic×I0 ……(6) となる。
したがつて、この利得制御回路のゲインＧは、
Ｇ＝eput／eio＝RL×eio／Rio／2Ic×I0／eio＝I0／2
Ic×RL／Rio……(7) で表わされる。
Ic×RL／Rio……(7) で表わされる。
以上の説明から、この利得制御回路は制御電流
Icによりゲインを変化することができるので、
AGC（Autmatic Gain Control）回路として使用
することができる。
Icによりゲインを変化することができるので、
AGC（Autmatic Gain Control）回路として使用
することができる。
このような回路において、通常は前記スイツチ
回路を構成するIC1の出力端子T0と、利得制御回
路を構成するIC2の入力端子Tioを結合コンデンサ
を介して結合していたが、ピン数、外付部品点数
の関係から直結化することが望ましい。しかし、
単純にDCレベルのみを一致させて直結すると、
例えば制御電流IcがΔIc変化した時トランジスタ
Q13のVBEがΔVBE変化し、前述した電流Iioの直流
レベルもΔIio変化することになる。したがつて、
利得制御回路の出力には、ゲインＧ×ΔVBEなる
オフセツト電圧が発生し、そのダイナミツクレン
ジがせまくなると同時に、後段に接続される回路
にも影響が及ぶという問題がある。
回路を構成するIC1の出力端子T0と、利得制御回
路を構成するIC2の入力端子Tioを結合コンデンサ
を介して結合していたが、ピン数、外付部品点数
の関係から直結化することが望ましい。しかし、
単純にDCレベルのみを一致させて直結すると、
例えば制御電流IcがΔIc変化した時トランジスタ
Q13のVBEがΔVBE変化し、前述した電流Iioの直流
レベルもΔIio変化することになる。したがつて、
利得制御回路の出力には、ゲインＧ×ΔVBEなる
オフセツト電圧が発生し、そのダイナミツクレン
ジがせまくなると同時に、後段に接続される回路
にも影響が及ぶという問題がある。
この発明は、かゝる実状にかんがみてなされた
もので、制御電流によつて生じたPN接合素子の
電圧変化ΔVBEを、利得制御回路の入力回に帰還
し、制御電流が変化しても出力オフセツト電圧が
変化しないようにするものである。
もので、制御電流によつて生じたPN接合素子の
電圧変化ΔVBEを、利得制御回路の入力回に帰還
し、制御電流が変化しても出力オフセツト電圧が
変化しないようにするものである。
この発明は、上述した目的を達成するために、
入力信号が供給されているインピーダンス変換回
路、及び前記インピーダンス変換回路の出力電圧
を電流に変換する抵抗と、該変換された電流が供
給され、かつ制御電流が流れているPN接合素子
を有する利得制御回路において、前記抵抗とPN
接合素子の接続点の電圧を前記インピーダンス変
換回路のバイアス回路に帰還し、利得制御回路の
ゲインが変化した場合でも出力オフセツト電圧が
発生しないようにしたものである。
入力信号が供給されているインピーダンス変換回
路、及び前記インピーダンス変換回路の出力電圧
を電流に変換する抵抗と、該変換された電流が供
給され、かつ制御電流が流れているPN接合素子
を有する利得制御回路において、前記抵抗とPN
接合素子の接続点の電圧を前記インピーダンス変
換回路のバイアス回路に帰還し、利得制御回路の
ゲインが変化した場合でも出力オフセツト電圧が
発生しないようにしたものである。
第２図はこの発明の一実施例を示す利得制御回
路の入力回路を示したもので、一点鎖線で囲つた
IC3の部分は入力回路を示し、この例では入力端
子Ti及び出力端子T0を有するインピーダンス変
換回路となつている。又、一点鎖線で囲つたIC4
の部分は前述した利得制御回路を示す。
路の入力回路を示したもので、一点鎖線で囲つた
IC3の部分は入力回路を示し、この例では入力端
子Ti及び出力端子T0を有するインピーダンス変
換回路となつている。又、一点鎖線で囲つたIC4
の部分は前述した利得制御回路を示す。
インピーダンス変換回路は、高利得の差動増幅
器を構成するトランジスタQ23，Q24にトランジ
スタQ26によつて100％の負帰還がかけられてい
るので、前述したようにこの回路の出力インピー
ダンスは非常に小さくなる。そして、その出力端
子T0は抵抗Rioによつて、前述した電流変換型の
利得制御回路に直接結合されている。
器を構成するトランジスタQ23，Q24にトランジ
スタQ26によつて100％の負帰還がかけられてい
るので、前述したようにこの回路の出力インピー
ダンスは非常に小さくなる。そして、その出力端
子T0は抵抗Rioによつて、前述した電流変換型の
利得制御回路に直接結合されている。
このインピーダンス変換回路を入力回路とする
利得制御回路は、抵抗Rioの両端のDCレベル差が
オフセツト電流として抵抗Rioに流れ、前述した
ように出力オフセツト電圧が発生することになる
が、抵抗Rioの一端からトランジスタQ21，Q22（ト
ランジスタQ21はPNP型）を介して、バイアス回
路に帰還回路NFを構成することによつて、出力
オフセツトの影響を防止するものである。
利得制御回路は、抵抗Rioの両端のDCレベル差が
オフセツト電流として抵抗Rioに流れ、前述した
ように出力オフセツト電圧が発生することになる
が、抵抗Rioの一端からトランジスタQ21，Q22（ト
ランジスタQ21はPNP型）を介して、バイアス回
路に帰還回路NFを構成することによつて、出力
オフセツトの影響を防止するものである。
すなわち、抵抗Rioの両端の電圧をVa，Vbとす
ると、前記したトランジスタQ21，Q22によつて
100％の負帰還がかけられているので、差動増幅
器を構成しているトランジスタQ23，Q24のベー
ス電圧eB（Q23），eB（Q24）は等しい。
ると、前記したトランジスタQ21，Q22によつて
100％の負帰還がかけられているので、差動増幅
器を構成しているトランジスタQ23，Q24のベー
ス電圧eB（Q23），eB（Q24）は等しい。
ところで、IC3の回路では、
となつているが、トランジスタQ21，Q22はエミ
ツタホロワとなつているので、前記制御電流Icに
かかわらずVBE（Q21）＝VBE（Q22）とみなされ、
又、hfe≫１とできるから抵抗R20の電圧降下は無
視することができる。すると、前記第(8)式から、
Va＝Vbとみることができる。
ツタホロワとなつているので、前記制御電流Icに
かかわらずVBE（Q21）＝VBE（Q22）とみなされ、
又、hfe≫１とできるから抵抗R20の電圧降下は無
視することができる。すると、前記第(8)式から、
Va＝Vbとみることができる。
したがつて、前述したように制御電流Icによつ
てVbが変化しても、常にVa＝Vbとなるように制
御され、電流Iioは入力端子Tiの信号によつてのみ
変化するので、利得制御回路の出力にオフセツト
電圧が生じないことになる。
てVbが変化しても、常にVa＝Vbとなるように制
御され、電流Iioは入力端子Tiの信号によつてのみ
変化するので、利得制御回路の出力にオフセツト
電圧が生じないことになる。
以上、利得制御回路の入力回路としてインピー
ダンス変換回路を実施例として説明したが、この
入力回路は、増幅回路でもあり、又、バツフア回
路でもよい。又、第１図に示すようなスイツチ回
路が入力回路とされる場合についても適用でき
る。
ダンス変換回路を実施例として説明したが、この
入力回路は、増幅回路でもあり、又、バツフア回
路でもよい。又、第１図に示すようなスイツチ回
路が入力回路とされる場合についても適用でき
る。
第３図は利得制御回路の入力回路として信号選
択を行なうスイツチ回路を採用した場合の回路図
である。
択を行なうスイツチ回路を採用した場合の回路図
である。
この回路で、IC5の部分は前述した第１図に示
したスイツチ回路の部分に一点鎖線で示すNF1，
NF2なる帰還回路を付加したものであり、スイツ
チＳの代わりにトランジスタQ31，Q32を配置し
たものである。したがつて、トランジスタQ31，
Q32の制御電圧V1，V2がV1＞V2の時に入力信号
VAの信号が出力され、V1＜V2の時に入力信号VB
が出力されて、利得制御回路に抵抗Rioを介して
入力される。
したスイツチ回路の部分に一点鎖線で示すNF1，
NF2なる帰還回路を付加したものであり、スイツ
チＳの代わりにトランジスタQ31，Q32を配置し
たものである。したがつて、トランジスタQ31，
Q32の制御電圧V1，V2がV1＞V2の時に入力信号
VAの信号が出力され、V1＜V2の時に入力信号VB
が出力されて、利得制御回路に抵抗Rioを介して
入力される。
利得制御回路の部分IC6は、第１図のIC2の部分
と同様に形成され、制御電流Icはトランジスタ
Q33のベースにAGC電圧を供給することによつて
形成している。なお、差動増幅回路を形成してい
るトランジスタQ19，Q20のドライブは、エミツ
タホロワとされたトランジスタQ16，Q18によつ
てドライブされている。
と同様に形成され、制御電流Icはトランジスタ
Q33のベースにAGC電圧を供給することによつて
形成している。なお、差動増幅回路を形成してい
るトランジスタQ19，Q20のドライブは、エミツ
タホロワとされたトランジスタQ16，Q18によつ
てドライブされている。
この第３図の場合は、IC5とIC6を直結しても前
述した第２図の場合と同様に、帰還回路NF1，
NF2が設けてあるので、抵抗Rioの両端の直流レ
ベルを常に一致させることができるので、利得制
御回路のゲインが変化した場合も出力オフセツト
電圧の発生がなく、それだけダイナミツクレンジ
が広くなる。
述した第２図の場合と同様に、帰還回路NF1，
NF2が設けてあるので、抵抗Rioの両端の直流レ
ベルを常に一致させることができるので、利得制
御回路のゲインが変化した場合も出力オフセツト
電圧の発生がなく、それだけダイナミツクレンジ
が広くなる。
したがつて、このようなIC回路は非常に低い
電源電圧で作動させることができるという利点が
生じる。
電源電圧で作動させることができるという利点が
生じる。
なお、この発明の利得制御回路の入力回路はこ
の実施例以外の能動回路でも適用出来ることはい
うまでもない。又、利得制御回路の回路形式もこ
の実施例のものに限定されることはなく、他の変
形回路にも利用できる。
の実施例以外の能動回路でも適用出来ることはい
うまでもない。又、利得制御回路の回路形式もこ
の実施例のものに限定されることはなく、他の変
形回路にも利用できる。
この発明は、上述したように、利得制御回路の
入力部に配置されている電圧−電流変換用の抵抗
とPN接合素子の接続点から入力回路を構成して
いるインピーダンス変換回路等のバイアス回路に
負帰還を施し、制御電流等に起因する入力オフセ
ツト電圧を解消するようにしたので、利得制御回
路とその入力回路を直接結合することができ、
IC化に際してピン数、外付部品数を増加させる
ことがないという利点を有すると共に、出力オフ
セツト電圧が発生しないので後段にも他の回路を
直結することができるという効果がある。
入力部に配置されている電圧−電流変換用の抵抗
とPN接合素子の接続点から入力回路を構成して
いるインピーダンス変換回路等のバイアス回路に
負帰還を施し、制御電流等に起因する入力オフセ
ツト電圧を解消するようにしたので、利得制御回
路とその入力回路を直接結合することができ、
IC化に際してピン数、外付部品数を増加させる
ことがないという利点を有すると共に、出力オフ
セツト電圧が発生しないので後段にも他の回路を
直結することができるという効果がある。
第１図はスイツチ回路を入力部とした利得制御
回路図、第２図はこの発明の一実施例を示す利得
制御回路の入力回路図、第３図はこの発明の他の
実施例を示す回路図である。 図中、ICはインピーダンス変換回路、IC4，IC6
は利得制御回路、Rioは抵抗、Q13はPN接合素子
となるトランジスタ、NFは帰還回路を示す。
回路図、第２図はこの発明の一実施例を示す利得
制御回路の入力回路図、第３図はこの発明の他の
実施例を示す回路図である。 図中、ICはインピーダンス変換回路、IC4，IC6
は利得制御回路、Rioは抵抗、Q13はPN接合素子
となるトランジスタ、NFは帰還回路を示す。
Claims (1)
- １ 入力信号が供給されているインピーダンス変
換回路、及び前記インピーダンス変換回路の出力
電圧を電流に変換する抵抗と、該変換された電流
が供給され、かつ制御電流が流れているPN接合
素子を入力部とする利得制御回路において、前記
抵抗とPN接合素子の接続点の電圧を前記インピ
ーダンス変換回路のバイアス回路に帰還し、前記
抵抗の両端の直流電位が一致するよう構成したこ
とを特徴とする利得制御回路の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18761082A JPS5977711A (ja) | 1982-10-27 | 1982-10-27 | 利得制御回路の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18761082A JPS5977711A (ja) | 1982-10-27 | 1982-10-27 | 利得制御回路の入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5977711A JPS5977711A (ja) | 1984-05-04 |
| JPH0347602B2 true JPH0347602B2 (ja) | 1991-07-19 |
Family
ID=16209116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18761082A Granted JPS5977711A (ja) | 1982-10-27 | 1982-10-27 | 利得制御回路の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977711A (ja) |
-
1982
- 1982-10-27 JP JP18761082A patent/JPS5977711A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5977711A (ja) | 1984-05-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7245188B2 (en) | Light receiving amplification circuit | |
| US3555309A (en) | Electrical circuits | |
| JPS5836015A (ja) | 可変電子インピ−ダンス装置 | |
| US3684971A (en) | Difference amplifier | |
| US5155429A (en) | Threshold voltage generating circuit | |
| JPH0347602B2 (ja) | ||
| US4847566A (en) | CMOS Amplifier having enhanced current sinking and capacitance load drive | |
| JPS6154286B2 (ja) | ||
| JPH09105763A (ja) | コンパレータ回路 | |
| US5764105A (en) | Push-pull output circuit method | |
| US6246290B1 (en) | High gain, current driven, high frequency amplifier | |
| US4535256A (en) | Integrated video amp with common base lateral PNP transistor | |
| US5160897A (en) | Push-pull power amplifying circuit | |
| JPS63103506A (ja) | 能動フィルタ装置 | |
| JP3107590B2 (ja) | 電流極性変換回路 | |
| JPH05206759A (ja) | ベース電流補償回路 | |
| JPS6085615A (ja) | バツフア・アンプ | |
| JP3470835B2 (ja) | 演算増幅器 | |
| JPS61105917A (ja) | 低電圧用バツフア回路 | |
| JP2693861B2 (ja) | 増幅回路 | |
| JP3074888B2 (ja) | 半導体集積回路 | |
| JPS59207716A (ja) | 自動レベル制御回路 | |
| JPS6040730B2 (ja) | エミッタホロワ回路 | |
| JPS6235285B2 (ja) | ||
| JPH0219648B2 (ja) |