JPS58195916A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
- Publication number
- JPS58195916A JPS58195916A JP57080474A JP8047482A JPS58195916A JP S58195916 A JPS58195916 A JP S58195916A JP 57080474 A JP57080474 A JP 57080474A JP 8047482 A JP8047482 A JP 8047482A JP S58195916 A JPS58195916 A JP S58195916A
- Authority
- JP
- Japan
- Prior art keywords
- internal
- memory
- data
- cpu
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＰＵカート°内の中央処理装置に直接メモリ
アクセス転送要求信号を送出して外部メモリと外部入出
力器との間で直接メモリアクセス（Ｎ下ＤＭＡと略″す
）転送を行うようになされたデータ転送装置に関するも
ので、特にＣＰＵカード内の内部メモリのデータ保護に
関するものである。
アクセス転送要求信号を送出して外部メモリと外部入出
力器との間で直接メモリアクセス（Ｎ下ＤＭＡと略″す
）転送を行うようになされたデータ転送装置に関するも
ので、特にＣＰＵカード内の内部メモリのデータ保護に
関するものである。
従来、この種の装着として第１図に示すものがあった。
歯において、（１）は、中央処理装＃（匂下ＣＰＵと称
す）（１α）と、とのＣＰＵとの間で内部バス（１ｄ）
を介してデータ転送する内部メモリ（１ｂ）、及び外部
パスへのドライブ能力を高めるバッフ了ゲート（ＩＣ）
とを備えるＣＰＵカード、（２）けＤ ：ｖｌ Ａ コ
ントローラ（２ａ）と入出力器（２ｂ）とから成るＤＭ
Ａコントローラ付入出力器、（３）は外部メモリで、上
記ＣＰ Ｕ カー ）’（１１ト入出７１５ （２１と
外部メモリ（３）との間は外部バス（４）によってそれ
ぞれ枡紗されてデータ転送されるようになっている。ま
た（５）は入出力器（２）と外部メモリ（３）との間の
ＤＭＡ転送時に該入出力器（２）からＣＰＵカード（１
）に対して出力されるＤＭＡ転送要求信号である。
す）（１α）と、とのＣＰＵとの間で内部バス（１ｄ）
を介してデータ転送する内部メモリ（１ｂ）、及び外部
パスへのドライブ能力を高めるバッフ了ゲート（ＩＣ）
とを備えるＣＰＵカード、（２）けＤ ：ｖｌ Ａ コ
ントローラ（２ａ）と入出力器（２ｂ）とから成るＤＭ
Ａコントローラ付入出力器、（３）は外部メモリで、上
記ＣＰ Ｕ カー ）’（１１ト入出７１５ （２１と
外部メモリ（３）との間は外部バス（４）によってそれ
ぞれ枡紗されてデータ転送されるようになっている。ま
た（５）は入出力器（２）と外部メモリ（３）との間の
ＤＭＡ転送時に該入出力器（２）からＣＰＵカード（１
）に対して出力されるＤＭＡ転送要求信号である。
上記構成におけるデータ転送動作についてし下詳述する
と、先ずＣＰＵカード１１）内のＣＰＵ（１α）は内部
バス（１ｄ）を経由して内部メモリ（１ｂ）とのデータ
転送を行うようになっており、また内部バス（１（１）
、バッファゲート（１６）、及び外部ハス（４）を経由
して外部メモリ（３）とのデータ転送を行なうようにな
っている。
と、先ずＣＰＵカード１１）内のＣＰＵ（１α）は内部
バス（１ｄ）を経由して内部メモリ（１ｂ）とのデータ
転送を行うようになっており、また内部バス（１（１）
、バッファゲート（１６）、及び外部ハス（４）を経由
して外部メモリ（３）とのデータ転送を行なうようにな
っている。
しかして、入出力器１２１が外ｆｆｌ＜メモ１月３）と
のデータ転送を要求した場合は、ＤＭＡコントローラ（
２α）によりＤＭＡ転送要求信号（５）をＣＰＵ（１α
）に対して出力し、これによｆｉｃＰＵ（１α）の出力
方向の信号をフローティング状態にし、かつバッファゲ
ート（ＩＣ）の出力をフローティング状態にして外部バ
ス（４）を入出力器（２ｂ）に明は渡し、これに基いて
入出力器（２ｂ）はＤＭＡコントローラ（２α）による
制御の下に外部バス（４）を経由して外部メモリ（３）
とのデータ転送を行なうようになっている。
のデータ転送を要求した場合は、ＤＭＡコントローラ（
２α）によりＤＭＡ転送要求信号（５）をＣＰＵ（１α
）に対して出力し、これによｆｉｃＰＵ（１α）の出力
方向の信号をフローティング状態にし、かつバッファゲ
ート（ＩＣ）の出力をフローティング状態にして外部バ
ス（４）を入出力器（２ｂ）に明は渡し、これに基いて
入出力器（２ｂ）はＤＭＡコントローラ（２α）による
制御の下に外部バス（４）を経由して外部メモリ（３）
とのデータ転送を行なうようになっている。
従来のデータ転送ｗ：１ＩｌｌＦはＮ上のような晴成塾
れているので、ＤＭＡ転送時に、ＣＰＵカード＋１１内
の内部バス（１ｄ）はフローティング状態になるため内
部メモリ（１ｄ）の入力方向の信号のレベルは不安定と
なり、内部メモリ（ｌｄ）のデータが破壊きれる欠点が
あった。
れているので、ＤＭＡ転送時に、ＣＰＵカード＋１１内
の内部バス（１ｄ）はフローティング状態になるため内
部メモリ（１ｄ）の入力方向の信号のレベルは不安定と
なり、内部メモリ（ｌｄ）のデータが破壊きれる欠点が
あった。
そこで本発明は、上記のような従来のものの欠点を除去
するためになされたもので、ＣＰＵカード内のアドレス
信号をプルアップすることにより内部パスのレベルを安
定にさせて内部メモリのデータを保陣することができる
データ転送装買を挟供することを目的としている。
するためになされたもので、ＣＰＵカード内のアドレス
信号をプルアップすることにより内部パスのレベルを安
定にさせて内部メモリのデータを保陣することができる
データ転送装買を挟供することを目的としている。
Ｎ下、本発明の一実施例を第１図と同一部分はＭ−符号
を附して示す第２．３図に基いて説明する。
を附して示す第２．３図に基いて説明する。
鷹２ダにおいて、本発明のＣＰＵカード００には内部バ
ス（１ｄ）にプルアップ抵抗（１ｅ）が取付られており
、ＣＰＵカード内の内部アドレス信号をプルアップして
内部パスのレベルを安定させるよされている。その他は
従来と同様である。
ス（１ｄ）にプルアップ抵抗（１ｅ）が取付られており
、ＣＰＵカード内の内部アドレス信号をプルアップして
内部パスのレベルを安定させるよされている。その他は
従来と同様である。
更に第３図は、第２図のＣＰＵカード（１）内の内部パ
ス（１ｄ）の詳細を示したものであり、矢印は信号の方
向性を示し、（ｌｄ−ａ）は内部アドレス信号線、（１
ｃｌ−ｂ）は内部データ信号線で、プルアップ抵抗（１
ｅ）は内部アドレス信号線（ｌｄ−α）に取付けられる
。
ス（１ｄ）の詳細を示したものであり、矢印は信号の方
向性を示し、（ｌｄ−ａ）は内部アドレス信号線、（１
ｃｌ−ｂ）は内部データ信号線で、プルアップ抵抗（１
ｅ）は内部アドレス信号線（ｌｄ−α）に取付けられる
。
したがって、第３１１ｉＺ＊成においては、従来と旧１
轡に、ＣＰＵ（１α）は内部パス（８）を経由して内部
メモＩＪ（ｌｂ）とのデータ転送を行い、また内部ノ（
ス（１ｂ）、バッファゲート（１０）、外部ノくス（４
）を経由して外部メモ１月３）とのデータ転送を行なわ
れる。
轡に、ＣＰＵ（１α）は内部パス（８）を経由して内部
メモＩＪ（ｌｂ）とのデータ転送を行い、また内部ノ（
ス（１ｂ）、バッファゲート（１０）、外部ノくス（４
）を経由して外部メモ１月３）とのデータ転送を行なわ
れる。
そして、入出力器（２）が外部メモリ（３）とのデータ
転送を要求した場合には、Ｄ ・４Ａコントローラ（２
ｃＬ）によりＤＭＡ転送要求信号（５）をＣＰＵ（１α
）に対して出力し、これにより、ＣＰＵ（１ａ）は出史
方向の信号をフローティング状輯にし、かつノくラフア
ゲート（ＩＣ）の出力をフローティング状態にして外部
バス（４）を人出′７′Ｉ器（２）に明は渡すのけ従来
と同様である。
転送を要求した場合には、Ｄ ・４Ａコントローラ（２
ｃＬ）によりＤＭＡ転送要求信号（５）をＣＰＵ（１α
）に対して出力し、これにより、ＣＰＵ（１ａ）は出史
方向の信号をフローティング状輯にし、かつノくラフア
ゲート（ＩＣ）の出力をフローティング状態にして外部
バス（４）を人出′７′Ｉ器（２）に明は渡すのけ従来
と同様である。
しかして、ＣＰＵ（１α）の出力方向の信号が７０−テ
イング状襲になっても内部バス（１ｄ）のアドレス信号
（１ｄ−α）はプルアップ抵抗（１ｅ）によりプルアッ
プされているため、レベルが不安定になることは々く従
って内部メモリ（１ｂ）の内容が破壊されることもない
。
イング状襲になっても内部バス（１ｄ）のアドレス信号
（１ｄ−α）はプルアップ抵抗（１ｅ）によりプルアッ
プされているため、レベルが不安定になることは々く従
って内部メモリ（１ｂ）の内容が破壊されることもない
。
そして、入出力器（２）は％ＤＭＡコントローラ（２α
）による制御の元に外部バス（４）を経由して外部メモ
リ（３）とのデータ転送を円滑に行なうことになる。
）による制御の元に外部バス（４）を経由して外部メモ
リ（３）とのデータ転送を円滑に行なうことになる。
なお、上記実Ｍ＠例では、内部アドレス信号線（１ｄ−
α）を１本で示したが内部アドレス信号は何体になって
もその本数に対応してプルアップ抵抗を付ければよく、
上記実施例と同様の効果を奏する。
α）を１本で示したが内部アドレス信号は何体になって
もその本数に対応してプルアップ抵抗を付ければよく、
上記実施例と同様の効果を奏する。
旬上のように、本発明によれば、ＣＰＵカード内の内部
バスのアドレス信号をプルアップスルようにしたので、
ＣＰＵカード内の内部メモリ内容が破壊されることな（
ＤＭＡ転送が円滑に行なわれるという効果がある。
バスのアドレス信号をプルアップスルようにしたので、
ＣＰＵカード内の内部メモリ内容が破壊されることな（
ＤＭＡ転送が円滑に行なわれるという効果がある。
第１図は従来のデータ転送装置を示すブロック関、第２
りｌは不発明の一実施例によるデータ転送装置を示すブ
ロックＭ１第３図は第２図におけるＣＰＵカード内の詳
細（ブロック図である。 （１）、αＯ：ｃＰＵカード、 （２１：ＤＭＡコントローラ付入出力器、（３１：外部
メモリ、（４１：外部バス、（５１：ＤＭＡ転送要求信
号。 （１α）：ＣＰＵ。 （１１））：内部メモリ、（１ｄ）：内Ｉしくス（ｌｄ
−α）：内■（アドレス信号機、（ｘｄ−ｂ）：内部デ
ータ信号線、 （ｌｃ）：バツフ了ゲート。 （２α）：Ｄ！ｕｆＡコントローラ、 （２ｂ）：入出力器、（１８） ニブルアップ抵抗。 なお、Ｍ中、ｍ−附号は同一、又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 第３図 坦 （
りｌは不発明の一実施例によるデータ転送装置を示すブ
ロックＭ１第３図は第２図におけるＣＰＵカード内の詳
細（ブロック図である。 （１）、αＯ：ｃＰＵカード、 （２１：ＤＭＡコントローラ付入出力器、（３１：外部
メモリ、（４１：外部バス、（５１：ＤＭＡ転送要求信
号。 （１α）：ＣＰＵ。 （１１））：内部メモリ、（１ｄ）：内Ｉしくス（ｌｄ
−α）：内■（アドレス信号機、（ｘｄ−ｂ）：内部デ
ータ信号線、 （ｌｃ）：バツフ了ゲート。 （２α）：Ｄ！ｕｆＡコントローラ、 （２ｂ）：入出力器、（１８） ニブルアップ抵抗。 なお、Ｍ中、ｍ−附号は同一、又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 第３図 坦 （
Claims (1)
- 中央処理装置と内部メモリ及びバッフ了ゲートとを備え
、上記中央処理Ｗｒ置と内部メモリとの間でデータ転送
を行うと共に、上記中央処理装置と外部メモリとの間で
上記バッフ丁ゲートを介してデータ転送するＣＰＵカー
ト°と、上記外部メモリとの直接メモリアクセス転送時
に上記中央処理装置に転送要求信号を送出して外部メモ
リとの間でデータ転送する人出カ器と、上記外部メモリ
とから構成されたデータ転送装置において、上記ＣＰＵ
カード内の中央処理装置と内部メモリ及びバッフ丁ゲー
トを相互に接続する内部バスに、ＣＰＵカード内の内部
アドレス信号をプルアップして内部バスのレベルを安定
させ、上記外部メモリと入出力器との直接メモリアクセ
ス転送時に上記内部メモリを保−するプルアップ手段を
設けたことを特全とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080474A JPS58195916A (ja) | 1982-05-11 | 1982-05-11 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080474A JPS58195916A (ja) | 1982-05-11 | 1982-05-11 | デ−タ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58195916A true JPS58195916A (ja) | 1983-11-15 |
Family
ID=13719258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080474A Pending JPS58195916A (ja) | 1982-05-11 | 1982-05-11 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195916A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05282198A (ja) * | 1991-03-12 | 1993-10-29 | Oki Electric Ind Co Ltd | Ｄｍａ転送方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54139443A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Information processor |
-
1982
- 1982-05-11 JP JP57080474A patent/JPS58195916A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54139443A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Information processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05282198A (ja) * | 1991-03-12 | 1993-10-29 | Oki Electric Ind Co Ltd | Ｄｍａ転送方式 |
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