JPS5818726A - リセツト方式 - Google Patents
リセツト方式Info
- Publication number
- JPS5818726A JPS5818726A JP56115762A JP11576281A JPS5818726A JP S5818726 A JPS5818726 A JP S5818726A JP 56115762 A JP56115762 A JP 56115762A JP 11576281 A JP11576281 A JP 11576281A JP S5818726 A JPS5818726 A JP S5818726A
- Authority
- JP
- Japan
- Prior art keywords
- clear
- command
- signal
- address
- devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はリセット方式に関する。
近年、 ＬＳ Ｉ （大規模集積回路）、マイクロコン
ピュータの発達によ抄システムの価格が非常に低下して
きている。このため、安価なマイクロコンピュータを機
能的に割当て、及び接続を行い、それらを系統的に動作
させる方式が考えられている。即ち、演算制御乃至入出
力制御罠専世のマイクロコンピュータを用い、そのソフ
トウェア命令により機器特有のやりとりを行うものであ
る。
ピュータの発達によ抄システムの価格が非常に低下して
きている。このため、安価なマイクロコンピュータを機
能的に割当て、及び接続を行い、それらを系統的に動作
させる方式が考えられている。即ち、演算制御乃至入出
力制御罠専世のマイクロコンピュータを用い、そのソフ
トウェア命令により機器特有のやりとりを行うものであ
る。
この様な情報処理システムの概略につき、第１図を用い
て簡単に説明する。図では、中央処理装置（以下ＣＰＵ
５と称する）がパスライン工を介して磁気ディスク−プ
リンタ・キーボード、ＣＲ，Ｔディスプレイ等の入出力
デバイス３゜４．５．６と接続され、システムが構成さ
れている例を示している。前記パスライン工はアドレス
（ＡＤＲ）、データ（ＤＡＴ ）、コントロール（ＣＮ
Ｔ ）のための複数本の信号ラインから成る。以下、こ
れを信号ラインと称して説明を行う。又、前記ＣＰＵ２
は主メモリ（図示せず）に格納されたプログラムに従い
、演算制御更にはシステム全体をｉントロールする・上
記構成から成る情報処理システムにおいて。
て簡単に説明する。図では、中央処理装置（以下ＣＰＵ
５と称する）がパスライン工を介して磁気ディスク−プ
リンタ・キーボード、ＣＲ，Ｔディスプレイ等の入出力
デバイス３゜４．５．６と接続され、システムが構成さ
れている例を示している。前記パスライン工はアドレス
（ＡＤＲ）、データ（ＤＡＴ ）、コントロール（ＣＮ
Ｔ ）のための複数本の信号ラインから成る。以下、こ
れを信号ラインと称して説明を行う。又、前記ＣＰＵ２
は主メモリ（図示せず）に格納されたプログラムに従い
、演算制御更にはシステム全体をｉントロールする・上
記構成から成る情報処理システムにおいて。
信号ラインＬに接続された各デバイスは相手デバイスと
の交信の際、まず信号ライン工の争奪を行い、この信号
ラインエを占有した後、相手ダハイスノアドレス１割込
み情報を転送することにより相手デバイスとの所望の交
信がなされる。
の交信の際、まず信号ライン工の争奪を行い、この信号
ラインエを占有した後、相手ダハイスノアドレス１割込
み情報を転送することにより相手デバイスとの所望の交
信がなされる。
ところそ、上記ＣＰＵ２と入出力デバイス３゜４．５．
６のハードウェアを初期化するにあたり、クリア信号を
必要とし、当然その信号を各デバイスに伝播させるため
の信号ラインを必要とする。ところが従来このクリア信
号ライン７は、上記信号ラインＬとは別個に存在してい
た。
６のハードウェアを初期化するにあたり、クリア信号を
必要とし、当然その信号を各デバイスに伝播させるため
の信号ラインを必要とする。ところが従来このクリア信
号ライン７は、上記信号ラインＬとは別個に存在してい
た。
図において、８はシステムを初期化するために押下され
るスイッチが付属しであるオペレータパネルであって、
このスイッチが押下されることによりＶステムクリア信
号（ＳＣＬＲ）が発せられる。９は前記ＣＰＵ ２．各
入出力デバ（ス３，４，５．６の電源であって、電源投
入時に、パワーＯＮクリア信号（ＰＯＮＣＬＲ）が発せ
られる。これらの信号（ＳＣＬＲ／ＰＯＮＣＬａ）は、
ＣＰＵ５Ｏ中で論理和条件がとられ、クリア信号（ＣＬ
Ｒ）として、クリア信号ライン７を通じて全入出力デバ
イス３，４，５，６に供給される。
るスイッチが付属しであるオペレータパネルであって、
このスイッチが押下されることによりＶステムクリア信
号（ＳＣＬＲ）が発せられる。９は前記ＣＰＵ ２．各
入出力デバ（ス３，４，５．６の電源であって、電源投
入時に、パワーＯＮクリア信号（ＰＯＮＣＬＲ）が発せ
られる。これらの信号（ＳＣＬＲ／ＰＯＮＣＬａ）は、
ＣＰＵ５Ｏ中で論理和条件がとられ、クリア信号（ＣＬ
Ｒ）として、クリア信号ライン７を通じて全入出力デバ
イス３，４，５，６に供給される。
上記従来のリセット方式によれば以下に列挙する欠点が
あった。
あった。
（１１クリア信号ライン７を信号ラインＬとは別個に必
要とし不経済であった。
要とし不経済であった。
（２） ノイズ等の影響を受は易い。
（３１クリア信号ライン１が全デバイス共通であるため
、特定のデバイスに異常が生じてもそのデバイスのみク
リアすることができない。
、特定のデバイスに異常が生じてもそのデバイスのみク
リアすることができない。
（４） 遠隔地や構内に設置されるデバイスをクリアで
きない、従って遠隔地においてデバイスがロックした際
、リトライのための手段がない。
きない、従って遠隔地においてデバイスがロックした際
、リトライのための手段がない。
本発明は上記事情に基づいてなされた本のであり、クリ
ア操作をソフトウェア指示により実現することにより、
クリア信号専用のラインを削除し、且つ全デバイスはも
とより、特定デバイスのみのクリアも可能としたリセッ
ト方式を提供することを目的とする。
ア操作をソフトウェア指示により実現することにより、
クリア信号専用のラインを削除し、且つ全デバイスはも
とより、特定デバイスのみのクリアも可能としたリセッ
ト方式を提供することを目的とする。
以下、第２図以降を使用して本発明に関し詳細に説明す
る。
る。
第２図は本発明が実現される情報処理システムの構成例
を示すブロック図である０図中１〜９は第１図に示した
ブロックと同一のものであるためここでは詳述しない、
第１図の従来システムとの差異はクリア信号ライン７が
削除されていることである。
を示すブロック図である０図中１〜９は第１図に示した
ブロックと同一のものであるためここでは詳述しない、
第１図の従来システムとの差異はクリア信号ライン７が
削除されていることである。
第３図は本発明が採用されることにより、デバイスに付
加されるハードウェアのブロック図である。図において
、１１は信号ラインエをデコードしてコマンド信号（ｃ
ｏＭ）とクリアパルス（ＣＬＲ）を生成するデコーダ、
１２は前記コマンド信号（ＣＯＭ）を受け、これに応じ
た動作・処理を行うデバイスコントローラである。
加されるハードウェアのブロック図である。図において
、１１は信号ラインエをデコードしてコマンド信号（ｃ
ｏＭ）とクリアパルス（ＣＬＲ）を生成するデコーダ、
１２は前記コマンド信号（ＣＯＭ）を受け、これに応じ
た動作・処理を行うデバイスコントローラである。
第４図は第３図におけるデコーダの内部構成を示す実施
例である１図において、２１は信号ラインエ内のアドレ
ス信号（ＡＤＲ）をデコードして自身が選択されている
ことを示すための信号（ＳＥＬ ）を作り出すデコーダ
、ｚｚ＃ｉ信号ラ信号ライング内−信号（ＤＡＴ ）が
データストローブ信号（ＳＴＢ）によりラッチされるコ
マンドレジスタである。このコマンドレジスタ２２出力
はデコーダ２３へ供給される。デコーダ２３は前記信号
（ＳＥＬ）によりイネーブルされ、前記レジスタ２２出
力をデコードすることにより、デバイスコントローラ（
第３図１２）に対し、動作指令となるコマンド信号（Ｃ
ＯＭ）と、クリア信号（ＣＬＩ’Ｌ／）を供給する。２
４は前記クリア信号（ＣＬＲ’ ）の立上りにより、一
定時間クリアパルス（ＣＬＲ）を発生するモノステーブ
ル発振器である。
例である１図において、２１は信号ラインエ内のアドレ
ス信号（ＡＤＲ）をデコードして自身が選択されている
ことを示すための信号（ＳＥＬ ）を作り出すデコーダ
、ｚｚ＃ｉ信号ラ信号ライング内−信号（ＤＡＴ ）が
データストローブ信号（ＳＴＢ）によりラッチされるコ
マンドレジスタである。このコマンドレジスタ２２出力
はデコーダ２３へ供給される。デコーダ２３は前記信号
（ＳＥＬ）によりイネーブルされ、前記レジスタ２２出
力をデコードすることにより、デバイスコントローラ（
第３図１２）に対し、動作指令となるコマンド信号（Ｃ
ＯＭ）と、クリア信号（ＣＬＩ’Ｌ／）を供給する。２
４は前記クリア信号（ＣＬＲ’ ）の立上りにより、一
定時間クリアパルス（ＣＬＲ）を発生するモノステーブ
ル発振器である。
以下１本発明の動作につき詳細に説明する。
まず、第２図、第３図を用いて概略動作から説明を行う
。ＣＰＵＪはオペレータパネル８ｔりるいは電源９から
のクリア信号を受けた時（自身が初期化された直後）Ｓ
及び随時ソフトウエアの指示により、クリアコマンドを
出力する。クリアコマンドはクリアするデバイスのアド
レス及び特定のクリアコマンドコードデータから成り、
これが信号ラインＬを介して伝送される。
。ＣＰＵＪはオペレータパネル８ｔりるいは電源９から
のクリア信号を受けた時（自身が初期化された直後）Ｓ
及び随時ソフトウエアの指示により、クリアコマンドを
出力する。クリアコマンドはクリアするデバイスのアド
レス及び特定のクリアコマンドコードデータから成り、
これが信号ラインＬを介して伝送される。
入出力デバイスＪ、４．５．６はこれを受け。
前記アドレスにより自分が選択されていなければこれを
無視する１選択されたデバイスのみクリアパルス（ＣＬ
Ｒ）が発生し、これによって内部のハードウェアはクリ
アされる。
無視する１選択されたデバイスのみクリアパルス（ＣＬ
Ｒ）が発生し、これによって内部のハードウェアはクリ
アされる。
上記動作に関し、第４図を用いて詳細に説明する。アド
レス信号（ＡＤＲ）により、デコーダ２１を介して自身
が選択されたことを示す信号（ＳＥＬ）が出力される。
レス信号（ＡＤＲ）により、デコーダ２１を介して自身
が選択されたことを示す信号（ＳＥＬ）が出力される。
一方、データ信号（ＤＡＴ ）は、ストローブ信号（Ｓ
ＴＢ）によりコマンドレジスタ２２にラッチされ、その
内容がデコーダ２３に供給される。デコーダ２３は前記
デコーダ２１出力である８ＥＬによりイネーブル状態と
なっているため、クリアコマンド（ＣＯＭ）をデコード
してクリア信号（ＣＬル′）を出力する。これがモノス
テーブル発振器２４をたたいて、デバイス内部のハード
ウェアをクリアするのく十分な幅を有するクリアパルス
（ＣＬＲ）を発生させる。
ＴＢ）によりコマンドレジスタ２２にラッチされ、その
内容がデコーダ２３に供給される。デコーダ２３は前記
デコーダ２１出力である８ＥＬによりイネーブル状態と
なっているため、クリアコマンド（ＣＯＭ）をデコード
してクリア信号（ＣＬル′）を出力する。これがモノス
テーブル発振器２４をたたいて、デバイス内部のハード
ウェアをクリアするのく十分な幅を有するクリアパルス
（ＣＬＲ）を発生させる。
ｆ＃１．遠隔地に設置されるデバイスに対しても同様の
ハードウェア構成で実現でき、アドレス信号がアドレス
フレーム、データ信号がデータフレームに代るのみで同
一のクリアコマンドで対処できる。又、デコーダ１−１
を設計するＫあたって、特定アドレスの他に全デバイス
共通に定められたグローバルアドレスの場合もデコーー
ドを実行するようにしておけば、１個のクリアコマンド
により全デバイスをクリアすることができる。
ハードウェア構成で実現でき、アドレス信号がアドレス
フレーム、データ信号がデータフレームに代るのみで同
一のクリアコマンドで対処できる。又、デコーダ１−１
を設計するＫあたって、特定アドレスの他に全デバイス
共通に定められたグローバルアドレスの場合もデコーー
ドを実行するようにしておけば、１個のクリアコマンド
により全デバイスをクリアすることができる。
以ｈａ明の如く本発明によれば、以下に列挙する効果を
得ることができる。
得ることができる。
（１１従来方式に比ベノイズに１〈安定したシステムが
得られる。
得られる。
（２） ソフトウェア指示により、特定デバイスのみ
のクリア操作が可能となり、従来不可能であったクリア
リトライが実現できる。
のクリア操作が可能となり、従来不可能であったクリア
リトライが実現できる。
第１図は従来のリセット方式を採用した情報処理システ
ムの構成例を示すブロック図、第２図は本発明が実現さ
れる情報処理システムの構成例を示すブロック図、第３
図は本発明が採用されることにより各デバイスに付加さ
れるハードウェアのブロック図、第４図は第３図におけ
るデコーダの内部構成を示す実施例である。
ムの構成例を示すブロック図、第２図は本発明が実現さ
れる情報処理システムの構成例を示すブロック図、第３
図は本発明が採用されることにより各デバイスに付加さ
れるハードウェアのブロック図、第４図は第３図におけ
るデコーダの内部構成を示す実施例である。
Ｌ・・・信号ライン、２・−ＣＰＵ、ｓ、４．ｓ。
６・・・入出力デバイス、１１・・・デコーダ、１２・
・・デバイスコントローラ、２１・・−ｙ’コ−ｉ、；
ｔｘ・・−コマンドレジスタ、２３・・・テコーダ、２
４…モノステープル発振器。
・・デバイスコントローラ、２１・・−ｙ’コ−ｉ、；
ｔｘ・・−コマンドレジスタ、２３・・・テコーダ、２
４…モノステープル発振器。
出願人代理人 弁理士 鈴 江 武 金弟１図
第２ｖｔｉ
Claims (1)
- 【特許請求の範囲】 クリアするデバイスのアドレス及び特定のクリアコマン
ドコードデータから成るクリアコマンドを持ったＣＰＵ
と、前記ＣＰＵとはパスラインを介して接続される複数
のデバイスであって、前記各デバイスは個有のアドレス
を有し。 上記コマンドを受けとった際、上記アドレスが自身を示
しているか、あるいはあらかじめ全デバイス共通に定め
られであるグローバルアドレスを示していた場合に限り
、上記コマンドを実行し、自身をクリアするととを特徴
とするリセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115762A JPS5818726A (ja) | 1981-07-23 | 1981-07-23 | リセツト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115762A JPS5818726A (ja) | 1981-07-23 | 1981-07-23 | リセツト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5818726A true JPS5818726A (ja) | 1983-02-03 |
Family
ID=14670408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115762A Pending JPS5818726A (ja) | 1981-07-23 | 1981-07-23 | リセツト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5818726A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174047A (ja) * | 1984-09-18 | 1986-04-16 | Fujitsu Ltd | チヤネルリセツト処理方式 |
| JPS61189325U (ja) * | 1985-05-14 | 1986-11-26 |
-
1981
- 1981-07-23 JP JP56115762A patent/JPS5818726A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174047A (ja) * | 1984-09-18 | 1986-04-16 | Fujitsu Ltd | チヤネルリセツト処理方式 |
| JPS61189325U (ja) * | 1985-05-14 | 1986-11-26 |
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