JPH04330537A - デュアルポートメモリ競合回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デュアルプロセッサ
システムにおける、デュアルポートメモリへのアクセス
を制御するデュアルポートメモリ競合回路に関するもの
である。

【０００２】

【従来の技術】図３は例えば特開平１−２５１１５６号
公報に示された従来のデュアルポートメモリ競合回路を
示す構成図である。図において、１，２は当該デュアル
プロセッサシステムの２つのプロセッサであり、３，４
はこのプロセッサ１あるいは２が接続されているシステ
ムバスである。

【０００３】５はプロセッサ１，２の双方からアクセス
可能で、２つのプロセッサ１，２間のデータの受け渡し
を行うメモリ回路であり、６はこのメモリ回路５へのプ
ロセッサ１，２のアクセス競合時の制御を行うアクセス
競合制御回路である。７，８はこのアクセス競合制御回
路６によって制御され、プロセッサ１あるいは２をメモ
リ回路５に接続する双方のバッファ回路である。

【０００４】次に動作について説明する。プロセッサ１
のメモリ回路５への書込み／読み出しの動作は、システ
ムバス３を介してバッファ回路７が動作することにより
行われる。一方、プロセッサ２のメモリ回路５への書き
込み／読み出しの動作は、システムバス４を介してバッ
ファ回路８が動作することにより行われる。

【０００５】また、２つのプロセッサ１，２が同時にメ
モリ回路５にアクセスする場合は、バッファ回路７また
は８のどちらか一方のみが動作するように、アクセス競
合回路６から制御信号が送出される。今、例えば、バッ
ファ回路７が動作した場合、プロセッサ１だけがメモリ
回路５にアクセス可能となる。

【０００６】他のプロセッサ２はこのプロセッサ１がメ
モリ回路５へのアクセス中、アクセス競合回路６によっ
てメモリ回路５へのアクセス待ちとなり、プロセッサ１
がメモリ回路５へのアクセスを完了した後にメモリ回路
５へのアクセスを開始する。

【０００７】以上のような動作により、メモリ回路５を
介してプロセッサ１とプロセッサ２の間でデータの受け
渡しが可能になる。

【０００８】ここで、メモリ回路５として、アクセスに
時間のかかるメモリ素子を用いると、２つのプロセッサ
１，２が同時にメモリ回路５へのアクセスを実行した場
合には、待ち合わせを受ける側のプロセッサの待ち時間
は非常に長いものとなる。

【０００９】例えば、電気的に消去・書き込みが可能な
読み取り専用メモリ（以下、ＥＥＰＲＯＭという）を用
いると、このＥＥＰＲＯＭはデータを書き込んだ後、次
の書き込みまでに数ミリ秒のリカバリー時間を保障しな
ければならないため、待ち合わせを受ける側のプロセッ
サの待ち合わせ時間は数ミリ秒に達することになる。

【００１０】従来、このような待ち合わせ時間の解消は
図３のフローチャートに示すような方法により解決して
いた。即ち、２つのプロセッサ１，２から読み出し／書
き込み可能なフラグをメモリ空間にもたせるという事で
ある。

【００１１】このフラグには、フラグの値が“０”であ
るならＥＥＰＲＯＭに対して、読み出し／書き込みを実
行することが可能であることを示し、フラグの値が“１
”であるならＥＥＰＲＯＭに対して読み出し／書き込み
の実行が不可能であるという様に意味をもたせてある。

【００１２】プロセッサ１，２がＥＥＰＲＯＭに読み出
し／書き込みを実行するにはまずこのフラグを読み出し
（ステップＳＴ１）、フラグの値を確認する（ステップ
ＳＴ２）。このフラグの値が“０”でありＥＥＰＲＯＭ
にアクセス可能であるならまずこのフラグに１を書き込
み（ステップＳＴ３）、他方のプロセッサからのＥＥＰ
ＲＯＭに対しての読み出し／書き込みの実行を禁止する
。

【００１３】その後、ＥＥＰＲＯＭに対して読み出し／
書き込みを実行する（ステップＳＴ４）。ＥＥＰＲＯＭ
に対してデータを書き込む場合には、書き込みが終了し
た後、書き込み時のＥＥＰＲＯＭのリカバリー時間の経
過を待って（ステップＳＴ５）、フラグに“０”を書き
込み（ステップＳＴ６）、他方のプロセッサからＥＥＰ
ＲＯＭへのアクセスを実行可能とする。

【００１４】一方、ＥＥＰＲＯＭからのデータの読み出
しの場合には、リカバリー時間の経過を待つことなく、
直接ステップＳＴ６に移行してフラグに“０”を書き込
み、他方のプロセッサからのＥＥＰＲＯＭへのアクセス
を実行可能にする。

【００１５】このリカバリー時間を保障するには、ソフ
トウェアによるタイマーもしくはタイマー機能をもつＬ
ＳＩなどを使用してリカバリー時間を測定すればよい。

【００１６】

【発明が解決しようとする課題】従来のデュアルポート
メモリ競合回路は以上のように構成されているので、リ
カバリー時間の測定のために、タイマーをソフトウェア
により作成したり、タイマー機能をもつＬＳＩを使用し
たりするため、ソフトウェアに対する負担が非常に大き
くなるばかりか、一方にプロセッサ１（２）がフラグの
値“０”を読み出し、その後、そのプロセッサ１（２）
がフラグに“１”を書き込む時にもう一方のプロセッサ
２（１）がフラグにアクセスを実行しないために、テス
ト・アンド・セットといわれるようなマルチプロセッサ
システムをサポートする特別な命令機能をプロセッサ１
，２がもっていない場合、このフラグを実現することが
できないなどの問題点があった。

【００１７】この発明は上記のような問題点を解消する
ためになされたもので、ＥＥＰＲＯＭへの書き込み時の
リカバリー時間をソフトウェア的に監視することによる
ソフトウェアへの負担を解消し、マルチプロセッサ用の
命令を持たないプロセッサのマルチ化を可能にするデュ
アルポートメモリ競合回路を得ることを目的とする。

【００１８】

【課題を解決するための手段】この発明に係るデュアル
ポートメモリ競合回路は、２つのプロセッサの双方から
読み出し可能に構成され、一方のプロセッサが読み出し
を行うとその内容が所定の値となり、所定の時間が経過
するとその内容が元の値に反転して、メモリ回路へのア
クセスの可否を表示する特殊レジスタと、当該メモリ回
路のリカバリー時間をカウントして特殊レジスタに通知
するタイマー回路を設けたものである。

【００１９】

【作用】この発明における特殊レジスタは、従来と同様
のデュアルポート回路を用いて２つのプロセッサの双方
から読み出し可能であり、一方のプロセッサが読み出し
を行うとその内容が所定の値、例えば“１”になり、タ
イマー回路のカウントする、２つのプロセッサで共有さ
れるメモリ回路のリカバリー時間などの、所定の時間を
経過すると、その内容を元の値“０”に反転させて、各
プロセッサにメモリ回路へのアクセスの可否を表示する
ことにより、リカバリー時間監視によるソフトウェアの
負担を軽減でき、マルチプロセッサ用の特殊命令をもた
ないプロセッサでマルチプロセッサ化することを可能に
するデュアルポートメモリ競合回路を実現する。

【００２０】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１において、１，２はプロセッサ、３，４はシ
ステムバス、５はメモリ回路、７，８は双方向のバッフ
ァ回路であり、図３に同一符号を付した従来のそれらと
同一、あるいは相当部分であるため詳細な説明は省略す
る。

【００２１】９は前記２つのプロセッサ１，２の双方か
ら読み出し可能に形成され、プロセッサ１，２の一方が
その内容を読み出すと、当該内容が所定の値、例えば“
１”となり、メモリ回路５のリカバリー時間等、所定の
時間が経過するとその内容が元の値“０”に反転して、
メモリ回路５へのアクセスの可否を表示する特殊レジス
タである。

【００２２】１０は２つのプロセッサ１，２による特殊
レジスタ９読み出し時の競合を制御するアクセス競合制
御回路であり、１１，１２はこのアクセス競合制御回路
１０によって制御され、プロセッサ１あるいは２を特殊
レジスタ９に接続する片方向のバッファ回路である。

【００２３】また、１３はメモリ回路５のリカバリー時
間をカウントして特殊レジスタ９に供給するタイマー回
路である。

【００２４】次に動作について説明する。ここで、特殊
レジスタ９の内容は特別な２つの値をもっている。その
２つの値を“０”と“１”とした場合、この特殊レジス
タ９がどのように動作するかについてまず説明する。

【００２５】今、前記特殊レジスタ９の内容が“０”な
らメモリ回路５のＥＥＰＲＯＭが双方のプロセッサ１，
２から読み出し／書き込みを行える状態であることを意
味している。一方、メモリ回路５のＥＥＰＲＯＭが双方
のプロセッサ１，２から読み出し／書き込みを行えない
状態にある場合には、この特殊レジスタ回路９の内容は
“１”になる。

【００２６】初期状態においては、この特殊レジスタ回
路４の内容は“０”の値であり、メモリ回路５のＥＥＰ
ＲＯＭに対して読み出し／書き込みが可能であることを
示している。

【００２７】アクセス競合回路１０によって特殊レジス
タ回路９の読み出しを許可されたプロセッサ、例えばプ
ロセッサ１が特殊レジスタ回路９を読み出すと、プロセ
ッサ１はその値“０”を読み込んで、メモリ回路５のＥ
ＥＰＲＯＭに読み出し／書き込みを行ってよいことを知
る。

【００２８】このプロセッサ１の読み出し動作で、特殊
レジスタ回路９の内容は他方のプロセッサ２がメモリ回
路５のＥＥＰＲＯＭにアクセスできないように、その値
が“１”に変化する。

【００２９】その内容が“１”に変化した特殊レジスタ
回路９は、先のプロセッサ１がメモリ回路５のＥＥＰＲ
ＯＭへの読み出し／書き込みを完了させた後、所定の時
間をおいてその内容を元の値“０”に反転させ、他のプ
ロセッサ２がメモリ回路５のＥＥＰＲＯＭにアクセスで
きることを表示する。

【００３０】即ち、プロセッサ１がメモリ回路５のＥＥ
ＰＲＯＭに対して読み出しを行なった場合、特殊レジス
タ回路９の内容はプロセッサ１がメモリ回路５のＥＥＰ
ＲＯＭに対して読み出しを完了させると元の値“０”に
反転する。

【００３１】一方、プロセッサ１がメモリ回路５のＥＥ
ＰＲＯＭに書き込みを行なった場合には、プロセッサ１
がメモリ回路５のＥＥＰＲＯＭに書き込みを実行させた
時にタイマー回路１３に起動がかかる。このタイマー回
路１３は、メモリ回路５のＥＥＰＲＯＭの書き込み時の
リカバリー時間をカウントし、タイマー回路１３からの
カウントアップの通知を受けた特殊レジスタ回路９は、
その内容を“１”から“０”に反転させる。

【００３２】この特殊レジスタ９を使用して２つのプロ
セッサ１，２間でのＥＥＰＲＯＭにアクセスする時の競
合を制御する。この特殊レジスタ９を使用した処理手順
のフローチャートを図２に示し、その説明を行う。

【００３３】一方のプロセッサ、例えばプロセッサ１が
メモリ回路５のＥＥＰＲＯＭに読み出し／書き込みを行
う場合、プロセッサ１はバッファ回路１１を介してまず
特殊レジスタ回路９を読み出し（ステップＳＴ１１）、
その内容が“０”であるか“１”であるか確認する（ス
テップＳＴ１２）。特殊レジスタ回路９の内容が“０”
であるならメモリ回路５のＥＥＰＲＯＭに読み出し／書
き込みを行うことが可能であり（ステップＳＴ１３）、
特殊レジスタ回路９の内容が“１”であるなら、ＥＥＰ
ＲＯＭに読み出し／書き込みは行えない。

【００３４】これによって、２つのプロセッサ１，２が
メモリ回路５のＥＥＰＲＯＭにアクセスを同時に実行す
ることはなく、２つのプロセッサ１，２間でＥＥＰＲＯ
Ｍアクセスの競合は起きない。

【００３５】しかしながら、２つのプロセッサ１，２か
ら読み出し可能な特殊レジスタ回路９の内容を読み出す
時には、２つのプロセッサ１，２間で競合が発生する可
能性がある。そのため、従来のデュアルポート回路を使
用し、プロセッサ１，２間での競合を制御している。

【００３６】

【発明の効果】以上のように、この発明によれば、２つ
のプロセッサから読み出しが可能に構成された特殊レジ
スタの内容を、プロセッサの一方から読み出された場合
に所定の値とし、ＥＥＰＲＯＭ書き込み時のリカバリー
時間などの、所定の時間が経過すると元の値に反転させ
るように構成したので、各プロセッサはこの特殊レジス
タの内容を読み込むことによってメモリ回路へのアクセ
スの可否を知ることができ、ＥＥＰＲＯＭのリカバリー
時間などをソフトウェアで監視する必要がなくなってソ
フトウェアの負担が軽減され、さらに、テスト・アンド
・セット命令等のマルチプロセッサをサポートするため
の特殊命令を持たないプロセッサのマルチ化も可能とす
るデュアルポートメモリ競合回路が得られる効果がある
。

【図面の簡単な説明】

【図１】この発明の一実施例によるデュアルポートメモ
リ競合回路を示すブロック図である。

【図２】その動作の手順を示すフローチャートである。

【図３】従来のデュアルポートメモリ競合回路を示すブ
ロック図である。

【図４】その動作の手順を示すフローチャートである。

【符号の説明】

１，２　　プロセッサ ５　　メモリ回路 ７，８　　バッファ回路 ９　　特殊レジスタ １３　　タイマー回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　２つのプロセッサによって共用され、
   当該２つのプロセッサ間のデータの受け渡しを行うメモ
   リ回路と、前記２つのプロセッサを前記メモリ回路に接
   続するバッファ回路と、前記２つのプロセッサの双方か
   ら読み出しが可能で、前記プロセッサの一方が読み出す
   とその内容が所定の値となり、所定の時間が経過すると
   前記内容が元の値に反転して、前記メモリ回路へのアク
   セスの可否を表示する特殊レジスタと、前記メモリ回路
   のリカバリー時間をカウントして前記特殊レジスタに通
   知するタイマー回路とを備えたデュアルポートメモリ競
   合回路。