JPS6174047A - チヤネルリセツト処理方式 - Google Patents
チヤネルリセツト処理方式Info
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- JPS6174047A JPS6174047A JP19512584A JP19512584A JPS6174047A JP S6174047 A JPS6174047 A JP S6174047A JP 19512584 A JP19512584 A JP 19512584A JP 19512584 A JP19512584 A JP 19512584A JP S6174047 A JPS6174047 A JP S6174047A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプログラム制御のチャネル装置、及
び該チャネル装置に接続されている入出力装置を上位装
置１例えば人出力制御装置（ＩＯＰ）からりセットする
処理方式に関する。
び該チャネル装置に接続されている入出力装置を上位装
置１例えば人出力制御装置（ＩＯＰ）からりセットする
処理方式に関する。
最近のデータ処理装置の大型化に伴い、該データ処理装
置に接続される入出力装置の数が増加する動向にある。
置に接続される入出力装置の数が増加する動向にある。
又、データ処理装置のオンライン化に伴い、入出力イン
タフェース線に、オンライン回線を制御する通信制御装
置が接続される場合が多くなってきている。
タフェース線に、オンライン回線を制御する通信制御装
置が接続される場合が多くなってきている。
このような、データ処理装置のチャネル装置。
或いは入出力インタフェース系に障害が発生して、該チ
ャネル装置の上位装置で、例えばタイムアウトエラーと
して、当該障害が検出され、当該障害装置をリセツトす
る時、従来方式においては、システムリセットしかでき
なかった為、該チャネル装置に接続されている総ての入
出力装置に影響を及ぼす問題があり、上位装置で障害が
検出された場合にも、該リセットの影響が及ぶ範囲をで
き、る限り限定するリセット方式が望まれていた。
ャネル装置の上位装置で、例えばタイムアウトエラーと
して、当該障害が検出され、当該障害装置をリセツトす
る時、従来方式においては、システムリセットしかでき
なかった為、該チャネル装置に接続されている総ての入
出力装置に影響を及ぼす問題があり、上位装置で障害が
検出された場合にも、該リセットの影響が及ぶ範囲をで
き、る限り限定するリセット方式が望まれていた。
第３図は従来方式によるチャネルリセット方式を説明す
る図であって、■は中央処理装置（以下、ＣＰＵと云う
）１２はサーヒスブロセノサ（以下、ＳｖＰと云う）、
３は人出力制御装置（以下、ｒｏｐと云う）、４はチャ
ネル装置（以下、ＣＨと云う）、５は入出力装置（Ｉｌ
ｏ）である。
る図であって、■は中央処理装置（以下、ＣＰＵと云う
）１２はサーヒスブロセノサ（以下、ＳｖＰと云う）、
３は人出力制御装置（以下、ｒｏｐと云う）、４はチャ
ネル装置（以下、ＣＨと云う）、５は入出力装置（Ｉｌ
ｏ）である。
ＣＨ４におけるリセット処理には、システムリセットと
、セレクティブリセノトとがある。
、セレクティブリセノトとがある。
システムリセットは、データ処理装置に対する電源投入
時、及びＣ）Ｉ ４内の制御系に重大な障害が発生した
時のリカバリ処理時に行われるが、セレクティブリセノ
トは、人出力インタフェース系の障害等、その待人出力
動作を行っている入出力装置にのみ関連する比較的軽い
障害が発生した時のリカバリ処理に使用されるものであ
る。
時、及びＣ）Ｉ ４内の制御系に重大な障害が発生した
時のリカバリ処理時に行われるが、セレクティブリセノ
トは、人出力インタフェース系の障害等、その待人出力
動作を行っている入出力装置にのみ関連する比較的軽い
障害が発生した時のリカバリ処理に使用されるものであ
る。
今、ＣＰＵ １．或いはＩＯＰ ３等の上位装置からＣ
Ｈ４に入出力命令が発行され、該上位装置において該入
出力命令に対するタイムアウトエラーが検出された時、
ＣＰＵ１はＳＶＰ ２に対して割り込みを行い、ＳＶＰ
２にＣ）ｌ ４に対するリセット処理を依頼し、５ｖ
Ｐ２は当該リセット依頼要求を認識すると、５ｖｐ−Ｉ
ＯＰインタフェース線によって、チャネルリセット信号
を送出していた。
Ｈ４に入出力命令が発行され、該上位装置において該入
出力命令に対するタイムアウトエラーが検出された時、
ＣＰＵ１はＳＶＰ ２に対して割り込みを行い、ＳＶＰ
２にＣ）ｌ ４に対するリセット処理を依頼し、５ｖ
Ｐ２は当該リセット依頼要求を認識すると、５ｖｐ−Ｉ
ＯＰインタフェース線によって、チャネルリセット信号
を送出していた。
このようなリセット方式においては、ＳＶＰ ２が持っ
ているスキャンアウト機能により、Ｃ）Ｉ ４内。
ているスキャンアウト機能により、Ｃ）Ｉ ４内。
及び入出力インタフェース系の障害が認識できたとして
も、ＣＨｄ内で上記システムリセットと、セレクティブ
リセノトを区別する機構がない為、タイムアウトエラー
の場合には、総てシステムリセットとして処理され、各
Ｃ）Ｉ ４に接続されている入出力装置全部に対して、
該リセット処理の影響を与えると云う問題があった。
も、ＣＨｄ内で上記システムリセットと、セレクティブ
リセノトを区別する機構がない為、タイムアウトエラー
の場合には、総てシステムリセットとして処理され、各
Ｃ）Ｉ ４に接続されている入出力装置全部に対して、
該リセット処理の影響を与えると云う問題があった。
例えば、その待人出力処理を行っていない入出力装置内
に準備されているデータ、ステータス情報等がクリアさ
れてしまうと云う問題があった。
に準備されているデータ、ステータス情報等がクリアさ
れてしまうと云う問題があった。
特に、回線処理を行っている通信制御装置に対して１．
かかるリセットの影響がでると、オンライン処理に重大
な影響を与えると云う問題があった。
かかるリセットの影響がでると、オンライン処理に重大
な影響を与えると云う問題があった。
本発明は上記従来の欠点に鑑み、あるＣＨ４に接続され
てる入出力装置の内、上位装置で検出したタイムアウト
エラーに関係しない入出力装置には、影響を与えないチ
ャネルリセットを行う方法を提供することを目的とする
ものである。
てる入出力装置の内、上位装置で検出したタイムアウト
エラーに関係しない入出力装置には、影響を与えないチ
ャネルリセットを行う方法を提供することを目的とする
ものである。
この目的は、チャネル装置の命令カウンタ（ＩＣ）を強
制的にある値にセットする第１の手段と、システムリセ
ットか、セレクティブリセットかを区別する制御信号を
該チャネル装置に送出する第２の手段とを設け、上記チ
ャネル装置、或いは人出力インタフェース系にエラーが
発生し、上位装置において該エラーが検出された時、該
エラーの種別を認識して、該チャネル装置に対するセレ
クティブリセットが必要な時のみ、上記第２の手段で該
制御信号を該当するチャネル装置に送出すると共に、上
記第１の手段で、該当するチャネル装置の命令カウンタ
（ＩＣ）を特定値にセットして、該チャネル装置のリセ
ット処理ルーチンをスタートさせて、リセット処理を行
う本発明のチャネルリセット方式によって達成される。
制的にある値にセットする第１の手段と、システムリセ
ットか、セレクティブリセットかを区別する制御信号を
該チャネル装置に送出する第２の手段とを設け、上記チ
ャネル装置、或いは人出力インタフェース系にエラーが
発生し、上位装置において該エラーが検出された時、該
エラーの種別を認識して、該チャネル装置に対するセレ
クティブリセットが必要な時のみ、上記第２の手段で該
制御信号を該当するチャネル装置に送出すると共に、上
記第１の手段で、該当するチャネル装置の命令カウンタ
（ＩＣ）を特定値にセットして、該チャネル装置のリセ
ット処理ルーチンをスタートさせて、リセット処理を行
う本発明のチャネルリセット方式によって達成される。
即ち、本発明によれば、ＩＯＰ等の上位装置からＣＩ（
に対して、入出力命令を発行して、３ｉｃＨからの、タ
イムアウトエラーを検出した時、例えばスキャンアウト
回路を用いて、収集したＣＨからの情報を解析して該エ
ラーの内容を認識し、人出力インタフェース系エラー等
の比較的軽い障害の場合には、セレクティブリセットで
良いことを示す制御信号（ＯＰＰＮＤ）をＣＨに送出し
た後、ＣＨの命令カウンタ（ＩＣ）をクリアして、制御
メモリのＯ番地に格納されているリセ・ノド処理ルーチ
ンを実行させるようにしたものであるので、上記制御信
号（ＯＰＰＮＤ）をリセット処理ルーチンで識別するこ
とにより、該エラーの程度に応じてシステムリセットセ
レクティブリセットを、任意に切り替えて実行すること
ができる効果がある。
に対して、入出力命令を発行して、３ｉｃＨからの、タ
イムアウトエラーを検出した時、例えばスキャンアウト
回路を用いて、収集したＣＨからの情報を解析して該エ
ラーの内容を認識し、人出力インタフェース系エラー等
の比較的軽い障害の場合には、セレクティブリセットで
良いことを示す制御信号（ＯＰＰＮＤ）をＣＨに送出し
た後、ＣＨの命令カウンタ（ＩＣ）をクリアして、制御
メモリのＯ番地に格納されているリセ・ノド処理ルーチ
ンを実行させるようにしたものであるので、上記制御信
号（ＯＰＰＮＤ）をリセット処理ルーチンで識別するこ
とにより、該エラーの程度に応じてシステムリセットセ
レクティブリセットを、任意に切り替えて実行すること
ができる効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例をブロック図で示したもので
あり、第２図は本発明を実施して、チャネル装置（ＣＨ
）をリセ・ノドする場合のリセット動作をフローで示し
たものである。
あり、第２図は本発明を実施して、チャネル装置（ＣＨ
）をリセ・ノドする場合のリセット動作をフローで示し
たものである。
第１図において、３は上位装置（ＩＯＰ）、 ４はチャ
ネル装置（ＣＩ（Ｌ ４１は主制御部、４２はマイクロ
プロセッサ、４３はクロック及びフリップフロップ（Ｆ
Ｆ）のスキャンイン／アウト制御部、４４は人出力制御
部（ＩＯＣ）、５は入出力装置（Ｉｌｏ）である。
ネル装置（ＣＩ（Ｌ ４１は主制御部、４２はマイクロ
プロセッサ、４３はクロック及びフリップフロップ（Ｆ
Ｆ）のスキャンイン／アウト制御部、４４は人出力制御
部（ＩＯＣ）、５は入出力装置（Ｉｌｏ）である。
説明する。
ステップ６０：タイムアウトエラーの発生。
ステップ６１：上位装置（ＩＯＰ） １からＣＨ２の、
スキャンアウト制御回路４３をアクセスして、ＣＨ２に
対してスキャンアウト処理を行い、該タイムアウトエラ
ーに関する情報を収集して解析する。
スキャンアウト制御回路４３をアクセスして、ＣＨ２に
対してスキャンアウト処理を行い、該タイムアウトエラ
ーに関する情報を収集して解析する。
ステップ６２：上記のエラー解析の結果、セレクティブ
リセットで良いと判断された場合には、スキャン６３に
飛び、システムリセットが必要と判断された場合にはス
テップ６４に移る。
リセットで良いと判断された場合には、スキャン６３に
飛び、システムリセットが必要と判断された場合にはス
テップ６４に移る。
ステップ６３：セレクティブリセットであることを示す
制御信号（ＯＰＰＮＤ）をＣＨ４の主制御部４１に送出
する。
制御信号（ＯＰＰＮＤ）をＣＨ４の主制御部４１に送出
する。
ステップ６４ ： ＣＨ４のクロック制御部４３をアク
セスして、ＣＨ４のクロックを停止させる。
セスして、ＣＨ４のクロックを停止させる。
ステップ６５ ： ＣＨ４のマイクロプロセッサ４２に
対する命令カウンタ（ＩＣ）をクリアする為の信号ＩＣ
ＣＬＥＲｔ−ＣＨ４の主制御部４１に送出する。
対する命令カウンタ（ＩＣ）をクリアする為の信号ＩＣ
ＣＬＥＲｔ−ＣＨ４の主制御部４１に送出する。
ステップ６６ ： Ｃ）Ｉ ４のクロック制御部４３を
アクセスして、ＣＨ４のクロックをスタートさせる。
アクセスして、ＣＨ４のクロックをスタートさせる。
ステップ６７７ ＣＨ４からのリセット処理終了信号を
受信するまで、リセット終了待ち動作を繰り返す。
受信するまで、リセット終了待ち動作を繰り返す。
ステップ７０：上位装置（ＩＯＰ） ３からのクロック
停止信号に基づいて、Ｃ）Ｉ ４におけるクロックを停
止させる。
停止信号に基づいて、Ｃ）Ｉ ４におけるクロックを停
止させる。
ステップ７１：上位装置（ＩＯＰ） ３からの命令カウ
ンタ（ＩＣ）に対するクリア信号（ＩＣＣＬＥＲ）に基
づいて、主制御部４１内に設けられている命令カウンタ
（ＩＣ）（図示せず）をクリア （或いは、特定値にセ
ットすることでも良い）する。
ンタ（ＩＣ）に対するクリア信号（ＩＣＣＬＥＲ）に基
づいて、主制御部４１内に設けられている命令カウンタ
（ＩＣ）（図示せず）をクリア （或いは、特定値にセ
ットすることでも良い）する。
ステップ７２：上位装置（ＩＯＰ） ３からのクロ・ツ
クスタート信号に基づいて、ＣＨ４におけるカウンタを
スタートさせ、上記命令カウンタ（ＩＣ）が示す、例え
ばＯ番地から制御メモリ （図示せず）をアクセスして
、該領域に格納されているリセット処理ルーチンの実行
を開始する。
クスタート信号に基づいて、ＣＨ４におけるカウンタを
スタートさせ、上記命令カウンタ（ＩＣ）が示す、例え
ばＯ番地から制御メモリ （図示せず）をアクセスして
、該領域に格納されているリセット処理ルーチンの実行
を開始する。
ステップ７３：上記リセット処理ルーチンにおいて、制
御信号（ＯＰＰＮＤ）がオンかどうかをみて、オンであ
れば、セレクティプリセットであることを認識して、ス
テップ７４に飛ぶが、該制御信号（ＯＰＰＥＮＤ）がオ
フの侭であれば、システムリセットであることを認識し
て、ステップ７５に移る。
御信号（ＯＰＰＮＤ）がオンかどうかをみて、オンであ
れば、セレクティプリセットであることを認識して、ス
テップ７４に飛ぶが、該制御信号（ＯＰＰＥＮＤ）がオ
フの侭であれば、システムリセットであることを認識し
て、ステップ７５に移る。
ステップ７４：セレクティブリセットを行う為に、Ｃ）
Ｉ ４のマイクロプロセッサ４２から、入出力制御部（
ＩＯＣ）４４と入出力装置（Ｉｌｏ） ５間の入出力イ
ンタフェース線の内、オペレーショナル・アウト線をオ
フとし、サプレス・アウト線をオンとすることにより、
オペレーショナル・イン線をオンとしている入出力装置
（Ｉｌｏ） ５．及びＣＨｄ内の関連機構のみに対して
、上記リセットが有効となり、所謂セレクティブリセッ
トが実行される。
Ｉ ４のマイクロプロセッサ４２から、入出力制御部（
ＩＯＣ）４４と入出力装置（Ｉｌｏ） ５間の入出力イ
ンタフェース線の内、オペレーショナル・アウト線をオ
フとし、サプレス・アウト線をオンとすることにより、
オペレーショナル・イン線をオンとしている入出力装置
（Ｉｌｏ） ５．及びＣＨｄ内の関連機構のみに対して
、上記リセットが有効となり、所謂セレクティブリセッ
トが実行される。
ステ・シブ７５ニジステムリセツトを行う為に、ＣＨ４
のマイクロプロセッサ４２から、上記入出力インタフェ
ース線の内、オペレーショナル・アウト線と、サプレス
・アウト線の両方をオフとすることにより、ＣＨ４を含
めて、所謂システムリセットが実行させる。
のマイクロプロセッサ４２から、上記入出力インタフェ
ース線の内、オペレーショナル・アウト線と、サプレス
・アウト線の両方をオフとすることにより、ＣＨ４を含
めて、所謂システムリセットが実行させる。
この場合、該入出力インタフェース線に接続されている
総ての入出力装置（Ｉｌｏ） ５がリセットの対象とな
る。
総ての入出力装置（Ｉｌｏ） ５がリセットの対象とな
る。
ステップ７６ ： ＣＨ４で実行された、上記リセット
処理ルーチンにより、上記リセット処理の終了したこと
を認識して、上位装置（ＩＯＰ） ３に対して、報告割
り込みを行い、リセット処理終了を通知する。
処理ルーチンにより、上記リセット処理の終了したこと
を認識して、上位装置（ＩＯＰ） ３に対して、報告割
り込みを行い、リセット処理終了を通知する。
本発明は、ＣＨ４がマイクロプログラム制御で動作して
いることに着目して、上位装置（ＩＯＰ） ３からＣＨ
４，及び入出力装置（１１０） ５をリセットする場合
、システムリセットか、セレクティブリセットかを識別
する制御信号（ＯＰＰＮＤ）をＣ）Ｉ ４に送出し、該
制御信号（ＯＰＰＮＤ）をＣＨ４のマイクロプログラム
が認識して、システムリセット、又はセレクティブリセ
ットの何れかを実行するようにした所に特徴がある。
いることに着目して、上位装置（ＩＯＰ） ３からＣＨ
４，及び入出力装置（１１０） ５をリセットする場合
、システムリセットか、セレクティブリセットかを識別
する制御信号（ＯＰＰＮＤ）をＣ）Ｉ ４に送出し、該
制御信号（ＯＰＰＮＤ）をＣＨ４のマイクロプログラム
が認識して、システムリセット、又はセレクティブリセ
ットの何れかを実行するようにした所に特徴がある。
以上、詳細に説明したように、本発明のチャネルリセッ
ト処理方式は、ＩＯＰ等の上位装置からＣＨに対して、
入出力命令を発行して、該ＣＨからの、タイムアウトエ
ラーを検出した時、例えばスキャンアウト回路を用いて
、収集したＣＨからの情報を解析して該エラーの内容を
認識し、入出力インタフェース系エラー等の比較的軽い
障害の場合には、セレクティブリセットで良いことを示
す制御信号（ＯＰＰＮＤ）をＣＨに送出した後、ＣＨの
命令カウンタ（ＩＣ）をクリアして、制御メモリの０番
地に格納されているリセット処理ルーチンを実行させる
ようにしたものであるので、上記制御信号（ＯＰＰＮＤ
）をリセソ）［ｆｌルーチンで識別することにより、該
エラーの程度に応じてシステムリセット、セレクティブ
リセットを、任意に切り替えて実行することができる効
果がある。
ト処理方式は、ＩＯＰ等の上位装置からＣＨに対して、
入出力命令を発行して、該ＣＨからの、タイムアウトエ
ラーを検出した時、例えばスキャンアウト回路を用いて
、収集したＣＨからの情報を解析して該エラーの内容を
認識し、入出力インタフェース系エラー等の比較的軽い
障害の場合には、セレクティブリセットで良いことを示
す制御信号（ＯＰＰＮＤ）をＣＨに送出した後、ＣＨの
命令カウンタ（ＩＣ）をクリアして、制御メモリの０番
地に格納されているリセット処理ルーチンを実行させる
ようにしたものであるので、上記制御信号（ＯＰＰＮＤ
）をリセソ）［ｆｌルーチンで識別することにより、該
エラーの程度に応じてシステムリセット、セレクティブ
リセットを、任意に切り替えて実行することができる効
果がある。
第１図は本発明の一実施例をブロック図で示した図。
第２図は本発明を実施してチャネル装置（ＣＨ）に対す
るリセット処理を行う時の動作フローを示した図。 第３図は従来方式によって、チャネル装置（ＣＨ）に対
してリセット処理を行う場合の動作を説明する図、であ
る。 図面において、 ｌは中央処理装置（ＣＰＵ）。 ２はサービスプロセッサ（ＳＶＰ） 。 ３は上位装置（ＩＯＰ）、 ４はチャネル装置（Ｃ
Ｈ） 。 ４１は主制御部、４２はマイクロプロセッサ。 ４３はクロック、及びフリップフロップ（ＦＦ）のスキ
ャンイン／アウト制御部。 ４４は人出力制御部（ＩＯＣ） 、 ５は入出力装置（
Ｉｌｏ）。 ６０〜６７、及び７０〜７６はリセット処理の各ステッ
プ。 をそれぞれ示す。 卒 （６ 竿 ２ 口 （辷イ立にシ嚢２工Ｏ部 （＋−ｔ−
ネＩし北１Σ［）菓 ３ 凹
るリセット処理を行う時の動作フローを示した図。 第３図は従来方式によって、チャネル装置（ＣＨ）に対
してリセット処理を行う場合の動作を説明する図、であ
る。 図面において、 ｌは中央処理装置（ＣＰＵ）。 ２はサービスプロセッサ（ＳＶＰ） 。 ３は上位装置（ＩＯＰ）、 ４はチャネル装置（Ｃ
Ｈ） 。 ４１は主制御部、４２はマイクロプロセッサ。 ４３はクロック、及びフリップフロップ（ＦＦ）のスキ
ャンイン／アウト制御部。 ４４は人出力制御部（ＩＯＣ） 、 ５は入出力装置（
Ｉｌｏ）。 ６０〜６７、及び７０〜７６はリセット処理の各ステッ
プ。 をそれぞれ示す。 卒 （６ 竿 ２ 口 （辷イ立にシ嚢２工Ｏ部 （＋−ｔ−
ネＩし北１Σ［）菓 ３ 凹
Claims (1)
- マイクロプログラム制御のチャネル装置において、該チ
ャネル装置の命令カウンタ（ＩＣ）を強制的にある値に
セットする第１の手段と、システムリセットか、セレク
ティブリセットかを区別する制御信号を該チャネル装置
に送出する第２の手段とを設け、上記チャネル装置、或
いは入出力インタフェース系にエラーが発生し、上位装
置において該エラーが検出された時、該エラーの種別を
認識して、該チャネル装置に対するセレクティブリセッ
トが必要な時のみ、上記第２の手段で該制御信号を該当
するチャネル装置に送出すると共に、上記第１の手段で
、該当するチャネル装置の命令カウンタ（ＩＣ）を特定
値にセットして、該チャネル装置のリセット処理ルーチ
ンをスタートさせて、リセット処理を行うようにしたこ
とを特徴とするチャネルリセット処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19512584A JPS6174047A (ja) | 1984-09-18 | 1984-09-18 | チヤネルリセツト処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19512584A JPS6174047A (ja) | 1984-09-18 | 1984-09-18 | チヤネルリセツト処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6174047A true JPS6174047A (ja) | 1986-04-16 |
Family
ID=16335901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19512584A Pending JPS6174047A (ja) | 1984-09-18 | 1984-09-18 | チヤネルリセツト処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6174047A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55123715A (en) * | 1979-03-16 | 1980-09-24 | Toshiba Corp | Initializing system |
| JPS56121130A (en) * | 1980-02-28 | 1981-09-22 | Fujitsu Ltd | Dma control system |
| JPS5818726A (ja) * | 1981-07-23 | 1983-02-03 | Toshiba Corp | リセツト方式 |
| JPS59146326A (ja) * | 1983-02-09 | 1984-08-22 | Fujitsu Ltd | チヤネル装置の制御方式 |
-
1984
- 1984-09-18 JP JP19512584A patent/JPS6174047A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55123715A (en) * | 1979-03-16 | 1980-09-24 | Toshiba Corp | Initializing system |
| JPS56121130A (en) * | 1980-02-28 | 1981-09-22 | Fujitsu Ltd | Dma control system |
| JPS5818726A (ja) * | 1981-07-23 | 1983-02-03 | Toshiba Corp | リセツト方式 |
| JPS59146326A (ja) * | 1983-02-09 | 1984-08-22 | Fujitsu Ltd | チヤネル装置の制御方式 |
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