JPS58186804A - シ−ケンスコントロ−ラ - Google Patents
シ−ケンスコントロ−ラInfo
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- JPS58186804A JPS58186804A JP6843882A JP6843882A JPS58186804A JP S58186804 A JPS58186804 A JP S58186804A JP 6843882 A JP6843882 A JP 6843882A JP 6843882 A JP6843882 A JP 6843882A JP S58186804 A JPS58186804 A JP S58186804A
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- circuit
- input
- output
- speed
- sequence controller
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はシーケンスコントローラ本来の処理速度に関係
なく、高速応答が必要々所望の入出力回路部のみを高速
応答可能としたシーケンスコントローラに関する。従来
一般にプログラム記憶部に格納されたシーケンス命令を
サイクリックに読出し実行していくシーケンスコントロ
ーラにおいては、その入力回路または出力回路（入出力
回路という）の応答時間はシーケンスコントローラ内部
のプログラム記憶部のプログラムをプログラムカウンタ
で順次読出していく時間すなわちプログラム記憶部のス
キャニング時間によって決定されてしまい、従って入出
力回路に高速応答性を持たせたい場合は、前記プログラ
ムカウンタやメモリーの高速応答性能を上げて高速化し
てスキャニング時間を短縮させるか特別の割込処理によ
る優先プログラムの処理回路を組込まなくてはならない
。
なく、高速応答が必要々所望の入出力回路部のみを高速
応答可能としたシーケンスコントローラに関する。従来
一般にプログラム記憶部に格納されたシーケンス命令を
サイクリックに読出し実行していくシーケンスコントロ
ーラにおいては、その入力回路または出力回路（入出力
回路という）の応答時間はシーケンスコントローラ内部
のプログラム記憶部のプログラムをプログラムカウンタ
で順次読出していく時間すなわちプログラム記憶部のス
キャニング時間によって決定されてしまい、従って入出
力回路に高速応答性を持たせたい場合は、前記プログラ
ムカウンタやメモリーの高速応答性能を上げて高速化し
てスキャニング時間を短縮させるか特別の割込処理によ
る優先プログラムの処理回路を組込まなくてはならない
。
しかしながらこの様な回路構成のものではスキャニング
時間は無限に早くすることはできないのでプログラム容
量が増大すれば必然的にスキャニング時間は長くならざ
るを得ないし又、割込み処理にしても連続して多くの高
速処理要求があった場合それ等の対処には限度が有る。
時間は無限に早くすることはできないのでプログラム容
量が増大すれば必然的にスキャニング時間は長くならざ
るを得ないし又、割込み処理にしても連続して多くの高
速処理要求があった場合それ等の対処には限度が有る。
本発明は上記従来の欠点を解消するために提案されたも
のであり、高速応答が必要な入出力回路のみにハード構
成の論理回路を付随させることで、本来ノシーケンスコ
ントローラの処理速度に関係なく、その入出力回路の高
速応答化を可能とじたシーケンスコントローラを提供す
るものである。
のであり、高速応答が必要な入出力回路のみにハード構
成の論理回路を付随させることで、本来ノシーケンスコ
ントローラの処理速度に関係なく、その入出力回路の高
速応答化を可能とじたシーケンスコントローラを提供す
るものである。
以下本発明の好適な一実施例を図面とともに詳細に説明
する。
する。
第１図はこの発明が適用されるシーケンスコントローラ
の全体のブロック回路図、第２図はノ・−ド構成の半導
体により構成された論理回路図を詳細に示すブロック回
路図である。
の全体のブロック回路図、第２図はノ・−ド構成の半導
体により構成された論理回路図を詳細に示すブロック回
路図である。
第１図に示す如くこのシーケンスコントローラはファー
ムウェア化されたいわゆるマイクロコンビーータで構成
される中央処理装置ｌと回路の各入力端子ＩＮＡ〜ＩＮ
ｏに接続される外部入力群と前記中央処理装置１とのイ
ンターフェイス機能を有する入力回路５と中央処理装置
ｌからの出力信号に応じて出力端子０ＵＴＡ−０ＵＴｘ
に接続される負荷を制御する出力回路６と所望のシーケ
ンスプログラムを記憶するプログラム記憶部２と、プロ
グラムを書き込むだめのキー人力装置３と、内部の各状
態を適宜表示する表示装置４と、さらに、高速応答が必
要な入出力回路５．６中の各ユニット（すなわちこの入
出力回路５．６、″の詳細は図示しないが例えばそれぞ
れ別個のプリントカードに収納された複数のユニットや
又は一体の回路で構成され、各入出カニニットと中央処
理装置１はパスラインによって接続されている）の各入
力端子■ＮＡ〜■Ｎｏ及び出力端子０ＵＴＡ〜０ＵＴｘ
に現われる入力及び出力信号と前記中央処理装置ｌより
送出される高速応答させるべき入出カニニットの選択信
号とが予じめ定めだ条件となったとき出力信号を送出し
、所望の入力又は出力機器を高速応答動作させる論理回
路７等によって構成される。
ムウェア化されたいわゆるマイクロコンビーータで構成
される中央処理装置ｌと回路の各入力端子ＩＮＡ〜ＩＮ
ｏに接続される外部入力群と前記中央処理装置１とのイ
ンターフェイス機能を有する入力回路５と中央処理装置
ｌからの出力信号に応じて出力端子０ＵＴＡ−０ＵＴｘ
に接続される負荷を制御する出力回路６と所望のシーケ
ンスプログラムを記憶するプログラム記憶部２と、プロ
グラムを書き込むだめのキー人力装置３と、内部の各状
態を適宜表示する表示装置４と、さらに、高速応答が必
要な入出力回路５．６中の各ユニット（すなわちこの入
出力回路５．６、″の詳細は図示しないが例えばそれぞ
れ別個のプリントカードに収納された複数のユニットや
又は一体の回路で構成され、各入出カニニットと中央処
理装置１はパスラインによって接続されている）の各入
力端子■ＮＡ〜■Ｎｏ及び出力端子０ＵＴＡ〜０ＵＴｘ
に現われる入力及び出力信号と前記中央処理装置ｌより
送出される高速応答させるべき入出カニニットの選択信
号とが予じめ定めだ条件となったとき出力信号を送出し
、所望の入力又は出力機器を高速応答動作させる論理回
路７等によって構成される。
第２図は前記入出力回路５．６に接続される論理回路７
の一例を示すものである。同図においてノット回路ＮＯ
Ｔ、の入力は高速応答させるべき入力端子ＩＮｃ−に入
力信号線５３、入力変換回路Ｗを介して接続されるとと
もにアンド回路ＡＮＤ２およびＡ、ＮＤ４の一方の入力
端子に接続されている。そしてこのノット回路ＮＯ’［
”、の出力はアンド回路Ａ、ＮＤ。
の一例を示すものである。同図においてノット回路ＮＯ
Ｔ、の入力は高速応答させるべき入力端子ＩＮｃ−に入
力信号線５３、入力変換回路Ｗを介して接続されるとと
もにアンド回路ＡＮＤ２およびＡ、ＮＤ４の一方の入力
端子に接続されている。そしてこのノット回路ＮＯ’［
”、の出力はアンド回路Ａ、ＮＤ。
およびＡＮＤ、の一方の入力端子に接続されている。
３−
前記アンド回路ＡＮＤ、の出力はオア回路ＯＲ，、の第
１の入力に接続されている。このオア回路Ｏ山の出力は
アンド回路ＡＮＤ、の一方の入力端子に接続 、され、
このアンド回路ＡＮＤ、の出力は増幅回路へ、出力端子
０ＵＴＸを介して駆動制御されるべき負荷ＲＬに接続さ
れている。このアンド回路ＡＮＤ、の他方の入力端子に
は３人力オア回路ＯＩｔ、ｌの出力が接続されている。
１の入力に接続されている。このオア回路Ｏ山の出力は
アンド回路ＡＮＤ、の一方の入力端子に接続 、され、
このアンド回路ＡＮＤ、の出力は増幅回路へ、出力端子
０ＵＴＸを介して駆動制御されるべき負荷ＲＬに接続さ
れている。このアンド回路ＡＮＤ、の他方の入力端子に
は３人力オア回路ＯＩｔ、ｌの出力が接続されている。
このオア回路Ｏルの第２の入力には前記アンド回路ＡＮ
Ｄ３の出力が、また第１の入力には前記アンド回路ＡＮ
Ｄ、の出力が、さらに第３の入力にはノット回路ＮＯＴ
、、の出力がそれぞれ接続されている。このノット回路
Ｎ０Ｔ２の入力はオア回路ＯＲ２の出力が接続されてい
る。６′は中央処理装置１からバス６ラインＢｌを経て
送られくるソフト出力ＯＵＴ、〜Ｏ’ＵＴ４をラッチし
て論理回路７の各回路に出力するインターフェースであ
る。
Ｄ３の出力が、また第１の入力には前記アンド回路ＡＮ
Ｄ、の出力が、さらに第３の入力にはノット回路ＮＯＴ
、、の出力がそれぞれ接続されている。このノット回路
Ｎ０Ｔ２の入力はオア回路ＯＲ２の出力が接続されてい
る。６′は中央処理装置１からバス６ラインＢｌを経て
送られくるソフト出力ＯＵＴ、〜Ｏ’ＵＴ４をラッチし
て論理回路７の各回路に出力するインターフェースであ
る。
すガわちソフト出力ＯＵＴ、は前記アンド回路ＡＮＤ。
の他方の入力端子に接続され、そのアンド回路ＡＮＤ２
の出力は前記オア回路ＯＲ，、の第２の入力に接続され
ている。ソフト出力０ＵＴ２は前記アンド回４− 路ＡＮＤ３の他方の入力端子に接続されているとともに
、オア回路Ｏルの第１の入力に接続されている。ソフト
出力０ＵＴ３は前記オア回路ＯＲ，の第２の入力に接続
されているとともに、アンド回路ＡＮＤ４の他方の入力
に接続されている。ソフト出力ＯＵＴ、は前記アンド回
路Ａ、ＮＤ、の他方の入力端子に接続されている。６は
出力回路で、その内部出力６１〜６Ｘ％すなわちこの実
施例の回路ではソフト処理によって負荷Ｒ，Ｌを駆動制
御することを目的とする出力、６Ｘは、前記オア回路０
１（、の第３の入力に接続されている。Ｐ＾〜Ｐｘは増
幅回路で、その入力側は前記出力回路６の内部出力６、
〜６Ｘにそれぞれ接続され、またその出力側は出力端子
０ＵＴＡ〜０ＵＴＸに接続されている。なおまた入力変
換回路ＶＡ〜■。は各入力端子ＩＮＡ〜Ｉ Ｎｘと入力
回路５の各入力信号線５１〜５ｎのそれぞれの線間に接
続されているものである。以上の構成においてその一動
作例を図面とともに詳細に説明する。通常シーケンスコ
ントローラに接続される外部入力と駆動される負荷との
動作関係は ■外部入力ＯＮで負荷もＯＮ ＠外部入力ＯＦＦで負荷もＯＦＦ’ Ｏ外部入力ＯＮで負荷は０ＦＦ Ｏ外部入力ＯＦＦで負荷はＯＮ の関係が考えられる。
の出力は前記オア回路ＯＲ，、の第２の入力に接続され
ている。ソフト出力０ＵＴ２は前記アンド回４− 路ＡＮＤ３の他方の入力端子に接続されているとともに
、オア回路Ｏルの第１の入力に接続されている。ソフト
出力０ＵＴ３は前記オア回路ＯＲ，の第２の入力に接続
されているとともに、アンド回路ＡＮＤ４の他方の入力
に接続されている。ソフト出力ＯＵＴ、は前記アンド回
路Ａ、ＮＤ、の他方の入力端子に接続されている。６は
出力回路で、その内部出力６１〜６Ｘ％すなわちこの実
施例の回路ではソフト処理によって負荷Ｒ，Ｌを駆動制
御することを目的とする出力、６Ｘは、前記オア回路０
１（、の第３の入力に接続されている。Ｐ＾〜Ｐｘは増
幅回路で、その入力側は前記出力回路６の内部出力６、
〜６Ｘにそれぞれ接続され、またその出力側は出力端子
０ＵＴＡ〜０ＵＴＸに接続されている。なおまた入力変
換回路ＶＡ〜■。は各入力端子ＩＮＡ〜Ｉ Ｎｘと入力
回路５の各入力信号線５１〜５ｎのそれぞれの線間に接
続されているものである。以上の構成においてその一動
作例を図面とともに詳細に説明する。通常シーケンスコ
ントローラに接続される外部入力と駆動される負荷との
動作関係は ■外部入力ＯＮで負荷もＯＮ ＠外部入力ＯＦＦで負荷もＯＦＦ’ Ｏ外部入力ＯＮで負荷は０ＦＦ Ｏ外部入力ＯＦＦで負荷はＯＮ の関係が考えられる。
そして上記各動作関係の状態において、高速応答の必要
がない場合の応答度は、プログラム記憶部２の記憶を読
み出すだめのスキャニング時間や中央処理装置１の演算
時間によって決定されることは在来のこの種シーケンス
コンドローラド同様である。而して、まず外部入力（例
えばスイッチ）ＳＷｌと負荷Ｒ丁、との動作関係が前記
中の場合（外部入力ＯＮで負荷もＯＮ）において高速応
答する場合につき説明する。中央処理装置１よりパスラ
インＢｌを介して印加されるソフト出力を出力するイン
ターフェース６′よりはソフト出力ＯＵＴ、を出力して
おくことにより（他のソフト出力０ＵＴ２〜０ＵＴ４は
出力しない）アンド回路ＡＮＤ２の他方の入力端子に入
力する。この状態において外部人力ＳＷ、がＯＮすると
、その入力信号は入力端子ＩＮＣ→入力変換回路Ｖｃを
経て前記アンド回路ＡＮＤ２の一方の入力端子に入力す
る。従ってこのアンド回路ＡＮＤ２はゲートを開き出力
信号をオア回路ＯＦＬ、の第２の入力を介してアンド回
路ＡＮＤ、の他方の入力端子に入力する。このとき該ア
ンド回路ＡＮＤ、の一方の入力端子の信号の状態につい
ては、オア回路０Ｔ（２の第１及び第２の入力へ入力す
るソフト出力０ＵＴ２．０ＵＴ３は“０″であり、従っ
てノット回路Ｎ０Ｔ２の入力は０１その出力は°′１”
となりこの信号がオア回路ｏｎ、、の第３の入力を介し
てＡＮＤ回路ＡＮＤ、の一方の入力端子へ入力する。
がない場合の応答度は、プログラム記憶部２の記憶を読
み出すだめのスキャニング時間や中央処理装置１の演算
時間によって決定されることは在来のこの種シーケンス
コンドローラド同様である。而して、まず外部入力（例
えばスイッチ）ＳＷｌと負荷Ｒ丁、との動作関係が前記
中の場合（外部入力ＯＮで負荷もＯＮ）において高速応
答する場合につき説明する。中央処理装置１よりパスラ
インＢｌを介して印加されるソフト出力を出力するイン
ターフェース６′よりはソフト出力ＯＵＴ、を出力して
おくことにより（他のソフト出力０ＵＴ２〜０ＵＴ４は
出力しない）アンド回路ＡＮＤ２の他方の入力端子に入
力する。この状態において外部人力ＳＷ、がＯＮすると
、その入力信号は入力端子ＩＮＣ→入力変換回路Ｖｃを
経て前記アンド回路ＡＮＤ２の一方の入力端子に入力す
る。従ってこのアンド回路ＡＮＤ２はゲートを開き出力
信号をオア回路ＯＦＬ、の第２の入力を介してアンド回
路ＡＮＤ、の他方の入力端子に入力する。このとき該ア
ンド回路ＡＮＤ、の一方の入力端子の信号の状態につい
ては、オア回路０Ｔ（２の第１及び第２の入力へ入力す
るソフト出力０ＵＴ２．０ＵＴ３は“０″であり、従っ
てノット回路Ｎ０Ｔ２の入力は０１その出力は°′１”
となりこの信号がオア回路ｏｎ、、の第３の入力を介し
てＡＮＤ回路ＡＮＤ、の一方の入力端子へ入力する。
従って該アンド回路ＡＮＤ、はゲートを開き出力信号を
増幅回路成→出力端子０ＵＴＸを介して負荷ＲＬに送出
し、該負荷ＩＬ、Ｌを駆動するものである。
増幅回路成→出力端子０ＵＴＸを介して負荷ＲＬに送出
し、該負荷ＩＬ、Ｌを駆動するものである。
周上記動作中における他の論理回路要素であるアンド回
路ＡＮＤ＋ 、ＡＭ五の一方の入力条件信号となるソフ
ト出力ＯＵＴ、は°′０″′であり、該アンド回路ＡＮ
Ｄ、 、Ｊｋ；？ｔｆｋ、の他方の入力端子に入力する
信号に関係なくその出力は°′０°′であり、また同様
にアンド回路ＡＮＤ３の一方の入力条件信号とな一’／
− は０″′であるので、他の回路に影響を与えることはな
いものである。
路ＡＮＤ＋ 、ＡＭ五の一方の入力条件信号となるソフ
ト出力ＯＵＴ、は°′０″′であり、該アンド回路ＡＮ
Ｄ、 、Ｊｋ；？ｔｆｋ、の他方の入力端子に入力する
信号に関係なくその出力は°′０°′であり、また同様
にアンド回路ＡＮＤ３の一方の入力条件信号とな一’／
− は０″′であるので、他の回路に影響を与えることはな
いものである。
従って、外部入力ＯＮで負荷を即ＯＮさせる速度は入力
信号を入力回路５→パスラインＢｌを介して中央処理装
置１に取込み、所定の演算処理等の処理をしてパスライ
ンＢｌ→出カ回路６を介して負荷ＲＪ、を駆動するとい
う通常のシーケンスコントローラの応答速度（早いもの
で数１０ｍ５）に依存するのではなく、上記論理回路７
を構成する各半導体スイッチング回路のスイッチング時
間（数μｓ ）によって決定されるため極めて高い高速
応答性が得られるものである。
信号を入力回路５→パスラインＢｌを介して中央処理装
置１に取込み、所定の演算処理等の処理をしてパスライ
ンＢｌ→出カ回路６を介して負荷ＲＪ、を駆動するとい
う通常のシーケンスコントローラの応答速度（早いもの
で数１０ｍ５）に依存するのではなく、上記論理回路７
を構成する各半導体スイッチング回路のスイッチング時
間（数μｓ ）によって決定されるため極めて高い高速
応答性が得られるものである。
次に外部人力ＳＷ１と負荷ＲＬとの動作関係が０９の場
合（外部入力ＯＮで負荷０ＦＦ）につき説明する。イン
ターフェース６′よりソフト出力ｏＵＴ２を出力してお
くことにより（他のソフト出力ＯＵＴ、、０ＵＴ３．０
ＵＴ４は出方しない）そノソフト出カ０ＵＴ２はアンド
回路ＡＮＤ３の他方の入力端子に入力する８− とともに、オア回路０ル２の第１の入力を介してノット
回路ＮＯ’ｆ’２に入力するので、そのノット回路Ｎ０
Ｔ２の出力は°゛０”′となり、以降の回路（オア回路
（月へ、アンド回路Ａ、Ｎ’ｌ）ｙ ）には影響を与え
ない。この状態において外部人力ＳＷ１がＯＮするとそ
の入力信号は前記と同様にして入力変換回路Ｖｃを介し
てノット回路ＮＯＴ、に入力するので、その出力は＋１
０１＋となり、アンド回路ＡＮＩ入の一方の入力条件の
信号は“°０″となるので、該アンド回路ＡＮＤ３はゲ
ートを閉じ、オア回路ＯＲ３の第２の入力へ送出してい
た信号の送出を停止するので、アンド回路Ａ、ＮＤ、の
一方の入力端子には信号を送出せず、よって該アンドｒ
ｉｌ路ＡＮ’Ｄ、はゲートを閉じる。従って出力回路６
の出力６Ｘよりオア回路ＯＲ１の第３の入力を介してア
ンド回路ＡＮＤ、の他方の入力端子に入力している信号
の存在にかかわらず、該アンド回路ＡＮＤ、は出力信号
の送出を停止するので負荷１（、Ｌの駆動も即停止され
る。伺、この動作の場合においてはソフト出力ＯＵＴ、
、ＯＵＴ、、ＯＵＴ、は送出されないので、アンド回
％ＡＮＤ、。
合（外部入力ＯＮで負荷０ＦＦ）につき説明する。イン
ターフェース６′よりソフト出力ｏＵＴ２を出力してお
くことにより（他のソフト出力ＯＵＴ、、０ＵＴ３．０
ＵＴ４は出方しない）そノソフト出カ０ＵＴ２はアンド
回路ＡＮＤ３の他方の入力端子に入力する８− とともに、オア回路０ル２の第１の入力を介してノット
回路ＮＯ’ｆ’２に入力するので、そのノット回路Ｎ０
Ｔ２の出力は°゛０”′となり、以降の回路（オア回路
（月へ、アンド回路Ａ、Ｎ’ｌ）ｙ ）には影響を与え
ない。この状態において外部人力ＳＷ１がＯＮするとそ
の入力信号は前記と同様にして入力変換回路Ｖｃを介し
てノット回路ＮＯＴ、に入力するので、その出力は＋１
０１＋となり、アンド回路ＡＮＩ入の一方の入力条件の
信号は“°０″となるので、該アンド回路ＡＮＤ３はゲ
ートを閉じ、オア回路ＯＲ３の第２の入力へ送出してい
た信号の送出を停止するので、アンド回路Ａ、ＮＤ、の
一方の入力端子には信号を送出せず、よって該アンドｒ
ｉｌ路ＡＮ’Ｄ、はゲートを閉じる。従って出力回路６
の出力６Ｘよりオア回路ＯＲ１の第３の入力を介してア
ンド回路ＡＮＤ、の他方の入力端子に入力している信号
の存在にかかわらず、該アンド回路ＡＮＤ、は出力信号
の送出を停止するので負荷１（、Ｌの駆動も即停止され
る。伺、この動作の場合においてはソフト出力ＯＵＴ、
、ＯＵＴ、、ＯＵＴ、は送出されないので、アンド回
％ＡＮＤ、。
ＡＮＤ２、ＡＮＤ４ はゲートを開かず、他の回路に影
響を与えないことは上記■の場合と同様である。
響を与えないことは上記■の場合と同様である。
さらに外部人力ＳＷＩと負荷Ｒ，Ｌとの関係が前記（ロ
）の場合（外部入力ＯＦＦで負荷０ＦＦ）につき説明す
る。インターフェース６′よりソフト出力０ＵＴ３を出
力しておくことにより（他のソフト出力ＯＵＴ、、０Ｕ
Ｔ２．０ＵＴ４は出力しない）そのソフト出力ＯＵ％は
アンド回路ＡＮＤ、の他方の入力端子に入力するととも
にオア回路ＯＲ２の第２の入力に入力する。
）の場合（外部入力ＯＦＦで負荷０ＦＦ）につき説明す
る。インターフェース６′よりソフト出力０ＵＴ３を出
力しておくことにより（他のソフト出力ＯＵＴ、、０Ｕ
Ｔ２．０ＵＴ４は出力しない）そのソフト出力ＯＵ％は
アンド回路ＡＮＤ、の他方の入力端子に入力するととも
にオア回路ＯＲ２の第２の入力に入力する。
従ってノット回路Ｎ０Ｔ２の出力は０′″となり以降の
回路（オア回路ＯＲ３、ＡＮＤ回路ＡＮＤ５ ）に影響
を与えない。この状態において外部人力ＳＷＩがＯＦＦ
するとそれまでアンド回路ＡＮＤ、の一方の入力端子に
印加されていた信号は′°０″”となり、アンド回路Ａ
ＮＤ、の一方の入力は０″”となってしまい、出力回路
６よりの負荷ＲＬを駆動する出力６ｘの存在にかかわら
ずアンド回路ＡＮ Ｄ、はゲートを閉じるので、負荷の
駆動は即停止される。尚この場合もソフト出力ＯＵＴ、
’１０ＵＴ２、ＯＵＴ、はいずれも発生しないのでアン
ド回路ＡＮＤ、 、ＡＮＤ２、ＡＮＤ３はゲートを開く
ことはないので、他の回路に影響を与えないことは上記
の場合と同様である。
回路（オア回路ＯＲ３、ＡＮＤ回路ＡＮＤ５ ）に影響
を与えない。この状態において外部人力ＳＷＩがＯＦＦ
するとそれまでアンド回路ＡＮＤ、の一方の入力端子に
印加されていた信号は′°０″”となり、アンド回路Ａ
ＮＤ、の一方の入力は０″”となってしまい、出力回路
６よりの負荷ＲＬを駆動する出力６ｘの存在にかかわら
ずアンド回路ＡＮ Ｄ、はゲートを閉じるので、負荷の
駆動は即停止される。尚この場合もソフト出力ＯＵＴ、
’１０ＵＴ２、ＯＵＴ、はいずれも発生しないのでアン
ド回路ＡＮＤ、 、ＡＮＤ２、ＡＮＤ３はゲートを開く
ことはないので、他の回路に影響を与えないことは上記
の場合と同様である。
最後に外部人力ＳＷ、、負荷ＲＬとの関係が前記に）の
場合（外部入力ＯＦＦで負荷ＯＮ）につき説明する。イ
ンターフェース６′よりソフト出力ＯＵＴ、を出力する
ことにより（他のソフト出力０ＵＴ１．０Ｔ−Ｊ′Ｉ″
！、０ＵＴ３は出力しない）ソフト出力０ＵＴ４はアン
ド回路Ａ、ＮＤ、の一方の入力端子に入力する。そして
、その時オア回路ＯＩｔ２の第１、第２の入力はソフト
出力ＯＵＴ、、 、０ＵＴ３ がともに出力されてい
ないので、ノット回路ＮＯ’ｌ’２の出力はオア回路Ｏ
Ｒ３の第３の入力を介してＡ、 Ｎ Ｄ回路Ａ、ＮＤ、
の一方の入力端子に入力している。この状態において外
部人力ＳＷ、がＯＦＦするとノット回路ＮＯＴ、の出力
は′°１′”となり、前記ＡＮＤ回路ＡＮＩ）、の一方
の入力端子に入力するので、該アンド回路ＡＮＤ、は前
記ソフト出力ＯＵＴ、とのアンド条件が整いゲートを開
き出力信号をオア回路ＯＲ１の第１の入力を介してアン
ド回路ＡＮＤ５の他方の入力端子に送出するので、該Ａ
ＮＤ回路Ａ、ＮＴ）、はゲー トを開き負荷ＲＬを駆１
１− 動する信号を増幅回路ｈ→出力端子０ＵＴｘを介して負
荷ＩＬＬに送出し、該負荷ＫＬを駆動するものである。
場合（外部入力ＯＦＦで負荷ＯＮ）につき説明する。イ
ンターフェース６′よりソフト出力ＯＵＴ、を出力する
ことにより（他のソフト出力０ＵＴ１．０Ｔ−Ｊ′Ｉ″
！、０ＵＴ３は出力しない）ソフト出力０ＵＴ４はアン
ド回路Ａ、ＮＤ、の一方の入力端子に入力する。そして
、その時オア回路ＯＩｔ２の第１、第２の入力はソフト
出力ＯＵＴ、、 、０ＵＴ３ がともに出力されてい
ないので、ノット回路ＮＯ’ｌ’２の出力はオア回路Ｏ
Ｒ３の第３の入力を介してＡ、 Ｎ Ｄ回路Ａ、ＮＤ、
の一方の入力端子に入力している。この状態において外
部人力ＳＷ、がＯＦＦするとノット回路ＮＯＴ、の出力
は′°１′”となり、前記ＡＮＤ回路ＡＮＩ）、の一方
の入力端子に入力するので、該アンド回路ＡＮＤ、は前
記ソフト出力ＯＵＴ、とのアンド条件が整いゲートを開
き出力信号をオア回路ＯＲ１の第１の入力を介してアン
ド回路ＡＮＤ５の他方の入力端子に送出するので、該Ａ
ＮＤ回路Ａ、ＮＴ）、はゲー トを開き負荷ＲＬを駆１
１− 動する信号を増幅回路ｈ→出力端子０ＵＴｘを介して負
荷ＩＬＬに送出し、該負荷ＫＬを駆動するものである。
尚この場合においてもソフト出力ＯＵＴ、、０ＵＴ２．
０ＵＴ３ は発生しないので、アンド回路ＡＮＤ２、Ａ
Ｎｌ）３、ＡＮＤ、はゲートを開くことはないので他の
回路に影響を与えないことは上記の場合と同様である。
０ＵＴ３ は発生しないので、アンド回路ＡＮＤ２、Ａ
Ｎｌ）３、ＡＮＤ、はゲートを開くことはないので他の
回路に影響を与えないことは上記の場合と同様である。
この様に本発明においては上述の通りシーケンスコント
ローラに接続される外部入力と駆動される負荷との関係
がどの様な場合でも、その必要とする入出力回路の応答
速度は論理回路７の応答速度に依存するので、非常に高
速なシーケンス制御を行うことが可能となったものであ
る。同、本発明における論理回路７の構成は上記実施例
に限定されるものではなく、外部入力と駆動される負荷
との動作関係が、いずれか１つ（例えば■の場合）であ
れば、アンド回路ＡＮＤ２、オアＯＲ１、増幅回路Ｐｘ
の回路構成で足り他の論理回路は必要なくなることは持
論である。
ローラに接続される外部入力と駆動される負荷との関係
がどの様な場合でも、その必要とする入出力回路の応答
速度は論理回路７の応答速度に依存するので、非常に高
速なシーケンス制御を行うことが可能となったものであ
る。同、本発明における論理回路７の構成は上記実施例
に限定されるものではなく、外部入力と駆動される負荷
との動作関係が、いずれか１つ（例えば■の場合）であ
れば、アンド回路ＡＮＤ２、オアＯＲ１、増幅回路Ｐｘ
の回路構成で足り他の論理回路は必要なくなることは持
論である。
また−Ｆ記実施例では、ソフト出力（実際に外部１２−
に出る出力でなく内部信号として使う出力）は出力回路
とは別体に設けた例について説明したが、このソフト出
力は出力回路６よりの出力信号（実際に外部に出る出力
）と共通にして用いても良いものである。
とは別体に設けた例について説明したが、このソフト出
力は出力回路６よりの出力信号（実際に外部に出る出力
）と共通にして用いても良いものである。
は持論である。
以上の通り本発明によれば、シーケンスコントローラの
入出力回路間に論理回路を介在させることによりシーケ
ンスコントローラの入出力回路間の応答速度を高速化さ
せるようにしたので、従来の様にシーケンスコントロー
ラ本体内の回路構成を操作して処理速度を上げるような
技術的に難しい処理を施さなくて良く、かつ信頼性も低
下させるような心配もなくなり、より安価で高性能な製
品を提供できる等の優れた効果を奏するものである。
入出力回路間に論理回路を介在させることによりシーケ
ンスコントローラの入出力回路間の応答速度を高速化さ
せるようにしたので、従来の様にシーケンスコントロー
ラ本体内の回路構成を操作して処理速度を上げるような
技術的に難しい処理を施さなくて良く、かつ信頼性も低
下させるような心配もなくなり、より安価で高性能な製
品を提供できる等の優れた効果を奏するものである。
第１図はこの発明が適用されるンーダンスコントローラ
の全体のブロック図である。 第２図はバード構成の論理１１コ１路の詳細を示す一実
施例のブロック図である。 】 中央処理装置、２ プログラム記憶部、５ 入力回
路、６ ・出力回路、 ７ 無接点論理回路。 特許出願人 光洋電子工業株式会社 １５−
の全体のブロック図である。 第２図はバード構成の論理１１コ１路の詳細を示す一実
施例のブロック図である。 】 中央処理装置、２ プログラム記憶部、５ 入力回
路、６ ・出力回路、 ７ 無接点論理回路。 特許出願人 光洋電子工業株式会社 １５−
Claims (1)
- 中央処理装置よりの制御信号によりプログラム記憶部に
格納されたシーケンス命令をサイクリックに読出し実行
していくストアードプログラム方式のシーケンスコント
ローラにおいて、入出力回路に接続された機器の駆動制
御をシーケンスコントローラの処理速度に関係なく行う
ことを可能とするため前記中央処理装置よりの選択信号
と入力又は出力回路の入力又は出力条件とが予じめ定め
た条件となったとき出力信号を発する論理回路を前記入
力及び出力回路間に設けたことを特徴とするシーケンス
コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6843882A JPS58186804A (ja) | 1982-04-23 | 1982-04-23 | シ−ケンスコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6843882A JPS58186804A (ja) | 1982-04-23 | 1982-04-23 | シ−ケンスコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58186804A true JPS58186804A (ja) | 1983-10-31 |
Family
ID=13373705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6843882A Pending JPS58186804A (ja) | 1982-04-23 | 1982-04-23 | シ−ケンスコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58186804A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444509A (en) * | 1987-08-12 | 1989-02-16 | Fanuc Ltd | High speed input/output module and plc device |
| JPH0255305U (ja) * | 1988-10-13 | 1990-04-20 | ||
| EP0585417A1 (en) * | 1992-03-20 | 1994-03-09 | Vickers E.S.D., Inc. | Programmable controller with fast i/o scan |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS549380A (en) * | 1977-06-23 | 1979-01-24 | Toyoda Mach Works Ltd | Sequence controller |
-
1982
- 1982-04-23 JP JP6843882A patent/JPS58186804A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS549380A (en) * | 1977-06-23 | 1979-01-24 | Toyoda Mach Works Ltd | Sequence controller |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444509A (en) * | 1987-08-12 | 1989-02-16 | Fanuc Ltd | High speed input/output module and plc device |
| WO1989001656A1 (en) * | 1987-08-12 | 1989-02-23 | Fanuc Ltd | High-speed input/output module and plc apparatus |
| JPH0255305U (ja) * | 1988-10-13 | 1990-04-20 | ||
| EP0585417A1 (en) * | 1992-03-20 | 1994-03-09 | Vickers E.S.D., Inc. | Programmable controller with fast i/o scan |
| EP0585417A4 (en) * | 1992-03-20 | 1994-11-17 | Cincinnati Milacron Inc | PROGRAMMABLE CONTROL WITH FAST I / O SCAN. |
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