JPS5817668A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5817668A JPS5817668A JP11624281A JP11624281A JPS5817668A JP S5817668 A JPS5817668 A JP S5817668A JP 11624281 A JP11624281 A JP 11624281A JP 11624281 A JP11624281 A JP 11624281A JP S5817668 A JPS5817668 A JP S5817668A
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にトランジス
タおよびモノリシツクエａの製造方法に関する。
タおよびモノリシツクエａの製造方法に関する。
従来、トランジスタおよびモノリシツクエＯは、半導体
基板の表面に所定の不純物拡散、あるいは酸化処理を施
して素子領域を形成したのち、ＡＩ等の配線膜を形成し
、熱処理を行って配線と半導体基板内の拡散層との間に
オーミック接合を形成していた。たとえば、パイポーフ
型モノリツクエＯにおいてラテラル型ＰＮＰ）ランジス
タを製造する場合には、第１図に示すように埋込Ｎ十層
とエビタキＶヤμＮ一層とを形成した半導体基板ｌに、
Ｐ＋によるアイソレーション領域２．コレクタＰ＋領域
８およびエミッタＰ十領埴４．ベースＮ十領埴５を順次
形成したのち、前記コレクタＰ十領埴３、エミッタＰ十
領域４．ペースＮ十領域５に対応する位置にある酸化膜
６を開窓し、たとえばｋｌからなる配線７を形成し、４
５０℃乃至６５０℃で１０分乃至６０分間の熱処理を施
し、ムｌ配線フとＰ十層８，４およびＮ十層６と（Ｄｔ
−ｆｉ″９接合を形成する、いわゆるシンター処理を行
い、さらに保護絶縁膜８を形成していた。
基板の表面に所定の不純物拡散、あるいは酸化処理を施
して素子領域を形成したのち、ＡＩ等の配線膜を形成し
、熱処理を行って配線と半導体基板内の拡散層との間に
オーミック接合を形成していた。たとえば、パイポーフ
型モノリツクエＯにおいてラテラル型ＰＮＰ）ランジス
タを製造する場合には、第１図に示すように埋込Ｎ十層
とエビタキＶヤμＮ一層とを形成した半導体基板ｌに、
Ｐ＋によるアイソレーション領域２．コレクタＰ＋領域
８およびエミッタＰ十領埴４．ベースＮ十領埴５を順次
形成したのち、前記コレクタＰ十領埴３、エミッタＰ十
領域４．ペースＮ十領域５に対応する位置にある酸化膜
６を開窓し、たとえばｋｌからなる配線７を形成し、４
５０℃乃至６５０℃で１０分乃至６０分間の熱処理を施
し、ムｌ配線フとＰ十層８，４およびＮ十層６と（Ｄｔ
−ｆｉ″９接合を形成する、いわゆるシンター処理を行
い、さらに保護絶縁膜８を形成していた。
しかしながら、前記製造方法を用いて製作したトランジ
スタの電流増巾率Ｂは（１）式に示す理論式から得られ
る値に比べて小さく、とりわけＢ；電流増巾率 ＮｐＢ ｓ Ｐ型ベース内での電子の平衡濃度Ｗ Ｂ
ｉベース幅 Ｐｎ冨：Ｎ型エミッタ内での正孔の平衡濃度月１；エミ
ッタ内正孔の拡散定数 Ｘ、ｎＢ；ペース内電子拡散長 Ｄ！Ｌ！Ｉ；ベース内電子の拡散定数 Ｌｐｍ：エミツタ内正孔拡散長 ラテラル型ＰＮＰ）ランジスタにおいては１１５ＬＪ上
小さい場合が生ずる。
スタの電流増巾率Ｂは（１）式に示す理論式から得られ
る値に比べて小さく、とりわけＢ；電流増巾率 ＮｐＢ ｓ Ｐ型ベース内での電子の平衡濃度Ｗ Ｂ
ｉベース幅 Ｐｎ冨：Ｎ型エミッタ内での正孔の平衡濃度月１；エミ
ッタ内正孔の拡散定数 Ｘ、ｎＢ；ペース内電子拡散長 Ｄ！Ｌ！Ｉ；ベース内電子の拡散定数 Ｌｐｍ：エミツタ内正孔拡散長 ラテラル型ＰＮＰ）ランジスタにおいては１１５ＬＪ上
小さい場合が生ずる。
半導体素子を形成する場合、一般に数回具−ヒの熱処理
工程やエツチング工程およびイオン打込み。
工程やエツチング工程およびイオン打込み。
電子ビーム蒸着工程等数多くの工程を経る。このとき、
いわゆる結晶歪みが生じて各種の欠陥が生成されるため
電荷のトラップを引きおこすような準位が特に界面近く
に形成される。これによりトランジスタの電流増巾率Ｂ
は影響をうけるため、上記（１）式は（２）式となる。
いわゆる結晶歪みが生じて各種の欠陥が生成されるため
電荷のトラップを引きおこすような準位が特に界面近く
に形成される。これによりトランジスタの電流増巾率Ｂ
は影響をうけるため、上記（１）式は（２）式となる。
ここでＸはトラップ準位による影響についての修正項で
ある。
ある。
したがってトランジスタの′電流増巾率の低下をおさえ
るためにはＸの値をできるだけ小さくする必要があ）、
このため不純物拡散や酸化工程において結晶歪の発生を
極力おさえる工夫、たとえば低潟醗化等の方法がとられ
ているが、これＫよっても前記電流増巾率の低下を防ぐ
にはまだ不十分であシ、かつ工程が複雑であった。
るためにはＸの値をできるだけ小さくする必要があ）、
このため不純物拡散や酸化工程において結晶歪の発生を
極力おさえる工夫、たとえば低潟醗化等の方法がとられ
ているが、これＫよっても前記電流増巾率の低下を防ぐ
にはまだ不十分であシ、かつ工程が複雑であった。
また、ＮＰＮ）ランジスタやパーティカル型ＰＩＦ）ラ
ンジスタ等とラテフ〜型トランジスタを同時に形成する
パイポーラエ０の製造において、フチフル型トランジス
タの電流増巾率を大きくとろうとするとトランジスタの
耐圧低下等の現象を引きおこしＩＯ全全体電気特性にま
で影響を与え九。
ンジスタ等とラテフ〜型トランジスタを同時に形成する
パイポーラエ０の製造において、フチフル型トランジス
タの電流増巾率を大きくとろうとするとトランジスタの
耐圧低下等の現象を引きおこしＩＯ全全体電気特性にま
で影響を与え九。
そこで本発明は上記の欠点にかんがみ、ＩＯの構造およ
び素子領域形成工程は従来のままとしながらもバイポー
フ型工０に含まれるトランジスタ特にフチフル型Ｆｌｉ
ｐ）フンジスタおよびパーティカル型ＰＮＰ）フンジス
タの電流増巾率を増大させ、またＭＯＢ型工０に含まれ
るＭＯＳトランジスタの相互コンダクタンスを増大させ
ることを目的とする。
び素子領域形成工程は従来のままとしながらもバイポー
フ型工０に含まれるトランジスタ特にフチフル型Ｆｌｉ
ｐ）フンジスタおよびパーティカル型ＰＮＰ）フンジス
タの電流増巾率を増大させ、またＭＯＢ型工０に含まれ
るＭＯＳトランジスタの相互コンダクタンスを増大させ
ることを目的とする。
発明者らは、電子ビーム蒸着によシ配線層を形成したの
ち低温で長時間熱処理すると上記フチフル型ＰＩＰ）ラ
ンジスタおよびパーティカル型ＰＮＰトランジスタの電
流増巾率が大巾に増大し、さらに電子ビーム蒸着時の配
線膜の堆積速度が大きいほど電流増巾率の増大が著しく
なることを見出した。
ち低温で長時間熱処理すると上記フチフル型ＰＩＰ）ラ
ンジスタおよびパーティカル型ＰＮＰトランジスタの電
流増巾率が大巾に増大し、さらに電子ビーム蒸着時の配
線膜の堆積速度が大きいほど電流増巾率の増大が著しく
なることを見出した。
本発明は上記現象の探究の結果に基づくもので、素子領
域を形成した半導体基板表面に電極または配線膜を形成
し、この上を保護絶縁膜で覆った半導体装置の製造方法
において、前記電極または配線膜を形成後第１の熱処理
を施し、次いで前記第１の熱処理より低温かつ長時間の
第８の熱処理を施すことを特徴とする。また、前記第２
の熱処理後に保護絶縁膜を前記第２の熱処理温度を越え
ない温度で形成することを特徴とする。あるいは、前記
第１の熱処理後に保護絶縁膜を前記第１の熱処理温度を
越えない温度で形成し、次いで前記第８０熱処理を施す
ことを特徴とする。さらに、前記電極または配線膜の形
成を電子ビーム蒸着で行ない、蒸着時の電子続投入電力
が、前記半導体基板と蒸着源との距離が１１につき１６
０ＷＬＪ上であることを特徴とする。
域を形成した半導体基板表面に電極または配線膜を形成
し、この上を保護絶縁膜で覆った半導体装置の製造方法
において、前記電極または配線膜を形成後第１の熱処理
を施し、次いで前記第１の熱処理より低温かつ長時間の
第８の熱処理を施すことを特徴とする。また、前記第２
の熱処理後に保護絶縁膜を前記第２の熱処理温度を越え
ない温度で形成することを特徴とする。あるいは、前記
第１の熱処理後に保護絶縁膜を前記第１の熱処理温度を
越えない温度で形成し、次いで前記第８０熱処理を施す
ことを特徴とする。さらに、前記電極または配線膜の形
成を電子ビーム蒸着で行ない、蒸着時の電子続投入電力
が、前記半導体基板と蒸着源との距離が１１につき１６
０ＷＬＪ上であることを特徴とする。
以下、バイポーラ型モノリシツクエ０におけるフチフル
型ＰＩＰ）ランジスタを製造するＳ合ｔ−例にとって詳
細に説明する。
型ＰＩＰ）ランジスタを製造するＳ合ｔ−例にとって詳
細に説明する。
まず、第１図に示すように、埋込Ｎ十層とエビタキシア
／Ｉ／Ｈ一層とを形成した半導体基板ｌに、＋ ＰＫよるアイツレ−Ｖコン領域２．コレクタＰ＋領域３
およびエミッタＰ十領蛾鳴、ペース夏十領域６を順次形
成する。次いで周知のホトエツチング技術によシ前記コ
レクタＰ十領域８．エミッタＰ十領域令、ペースＮ＋領
域５に対応する付蓋にある酸化膜６を開窓し、たとえば
ｋｌからなる配線層７を形成する。このときＡＪは電子
ビーム蒸着法を用いてｌ−１μｍの厚さに堆積し、蒸着
時の基板温度は１６０℃以上３００℃以下、ＡＩの堆積
速度は４５ Ａ ／ ｓｅａ以上、望ましくは７０４／
ｓｅａ ＬＪ上とする。この堆積速度を得るためには、
半導体基板ｌと電子ビーム蒸着のための蒸着源（五ｌソ
ース）との距離が５５ｃｍの場合、電子銃投入電力は４
．０「以上必要とし、１３当シでは１６０１以上必要と
する。？ＱＡ／ｓｅｏの堆積速度を得るためＫは、前記
距離が５ｓｏｓの場合、４．５「必要であった。
／Ｉ／Ｈ一層とを形成した半導体基板ｌに、＋ ＰＫよるアイツレ−Ｖコン領域２．コレクタＰ＋領域３
およびエミッタＰ十領蛾鳴、ペース夏十領域６を順次形
成する。次いで周知のホトエツチング技術によシ前記コ
レクタＰ十領域８．エミッタＰ十領域令、ペースＮ＋領
域５に対応する付蓋にある酸化膜６を開窓し、たとえば
ｋｌからなる配線層７を形成する。このときＡＪは電子
ビーム蒸着法を用いてｌ−１μｍの厚さに堆積し、蒸着
時の基板温度は１６０℃以上３００℃以下、ＡＩの堆積
速度は４５ Ａ ／ ｓｅａ以上、望ましくは７０４／
ｓｅａ ＬＪ上とする。この堆積速度を得るためには、
半導体基板ｌと電子ビーム蒸着のための蒸着源（五ｌソ
ース）との距離が５５ｃｍの場合、電子銃投入電力は４
．０「以上必要とし、１３当シでは１６０１以上必要と
する。？ＱＡ／ｓｅｏの堆積速度を得るためＫは、前記
距離が５ｓｏｓの場合、４．５「必要であった。
次に周知のホトエツチング技術を用いてＡＩ配線パター
ンを形成したのち、たとえば１０％の水素を含む窒素雰
囲究中で４５０乃至ａＯＯ℃。
ンを形成したのち、たとえば１０％の水素を含む窒素雰
囲究中で４５０乃至ａＯＯ℃。
１０分乃至６０分間、望ましくは５００″Ｃで１゜分乃
至２０分間、第１の熱処理を施し、さらに前記雰囲気中
で８００℃乃至４５０’Ｑ、３０乃至２４０分間、望ま
しくは８５０℃で６０分乃至９０分間、ｗ！、！！の熱
処理を施す。−こののち、例えばプラズマＯｖＤ法によ
り８００℃乃至３５０”Ｃコン膜等でも良い。
至２０分間、第１の熱処理を施し、さらに前記雰囲気中
で８００℃乃至４５０’Ｑ、３０乃至２４０分間、望ま
しくは８５０℃で６０分乃至９０分間、ｗ！、！！の熱
処理を施す。−こののち、例えばプラズマＯｖＤ法によ
り８００℃乃至３５０”Ｃコン膜等でも良い。
ここで第１の熱処理は配線膜と半導体基板との良好なオ
ーミック接触を得るためのものであり、同時に電子ビー
ム蒸着時にうけるＸ線損傷によるトランジスタの電流増
巾率の低下をある程度回復させるためのものである。
ーミック接触を得るためのものであり、同時に電子ビー
ム蒸着時にうけるＸ線損傷によるトランジスタの電流増
巾率の低下をある程度回復させるためのものである。
次に第１の熱処理に比べて低温かつ長時間の第８０熱処
理を実施することにより第１の熱処理では除去できなか
った素子形成時あるいは配線形成時等に発生した結晶歪
みがゆつ〈シと十分に緩和され、前記歪みに起因した電
荷のトラップ単位等が消滅するため、電流増巾率は増大
する。第２図は熱処理過程による電流増巾率の変化の様
子を示す図で、第一８熱処理によシ第１熱処理の１．８
〜ｇ倍近くの電流増巾率が得られた。また、前記第２熱
処理後の保護絶縁膜形成時に前記第２熱処理の温度を越
えない温度とすることによシ、再び熱歪みが発生するの
を防止することができる。
理を実施することにより第１の熱処理では除去できなか
った素子形成時あるいは配線形成時等に発生した結晶歪
みがゆつ〈シと十分に緩和され、前記歪みに起因した電
荷のトラップ単位等が消滅するため、電流増巾率は増大
する。第２図は熱処理過程による電流増巾率の変化の様
子を示す図で、第一８熱処理によシ第１熱処理の１．８
〜ｇ倍近くの電流増巾率が得られた。また、前記第２熱
処理後の保護絶縁膜形成時に前記第２熱処理の温度を越
えない温度とすることによシ、再び熱歪みが発生するの
を防止することができる。
一方、半導体基板に電子ビーム蒸着によシ配線膜を形成
する場合に堆積速度を大きく、すなわち電子銃投入電力
を大きくとると短時間に配線膜を形成することが可能と
なシ、蒸着源よシ発生するＸ線が半導体基板を照射する
総量すなわちＸ線集積線量が少なくなるため、いわゆる
Ｘ線損傷に起因した電流増巾率の低下の度合いが軽減さ
れる。
する場合に堆積速度を大きく、すなわち電子銃投入電力
を大きくとると短時間に配線膜を形成することが可能と
なシ、蒸着源よシ発生するＸ線が半導体基板を照射する
総量すなわちＸ線集積線量が少なくなるため、いわゆる
Ｘ線損傷に起因した電流増巾率の低下の度合いが軽減さ
れる。
第３図は電子ビーム蒸着前後の電流増巾率の堆積速度に
よる変化の様子を示すもので、堆積速度が大きいほど電
流増巾率の低下が少ない。この電流増巾率の変化率が３
６％以上のものは５００℃ｌＯ分〜２０分の熱処理によ
り蒸着前の電流増巾率に完全回復した。さらに第２図に
おいて、前記第２の熱処理を行うと電流増巾率はより高
くなり、堆積速度が７０ Ａ ／ ｓｅｃの場合は２０
Ａ ／ ｓｅｃ ノ場合の約１．４倍となりま友第１
熱処理後の約２倍が得られた。
よる変化の様子を示すもので、堆積速度が大きいほど電
流増巾率の低下が少ない。この電流増巾率の変化率が３
６％以上のものは５００℃ｌＯ分〜２０分の熱処理によ
り蒸着前の電流増巾率に完全回復した。さらに第２図に
おいて、前記第２の熱処理を行うと電流増巾率はより高
くなり、堆積速度が７０ Ａ ／ ｓｅｃの場合は２０
Ａ ／ ｓｅｃ ノ場合の約１．４倍となりま友第１
熱処理後の約２倍が得られた。
前記実施例においては、ＡＩ蒸着後第１及び第２の熱処
理を行ったのち保護絶縁膜を形成したが、ムｌ蒸着後に
第１の熱処理を行い、次いで保護絶縁膜を形成したのち
第８の熱処理を行っても同様の効果が得られる。この場
合の保護絶縁膜の形成は第１の熱処理温度を越えない温
度で行う必要はあるが、第２０熱処向の温度を越えても
よい。
理を行ったのち保護絶縁膜を形成したが、ムｌ蒸着後に
第１の熱処理を行い、次いで保護絶縁膜を形成したのち
第８の熱処理を行っても同様の効果が得られる。この場
合の保護絶縁膜の形成は第１の熱処理温度を越えない温
度で行う必要はあるが、第２０熱処向の温度を越えても
よい。
また、実施例においてはＡＩの蒸着について述べたが、
他のｉ！Ｅ極、配線材料、たとえばＭＯやＷ等を用いて
もよい。
他のｉ！Ｅ極、配線材料、たとえばＭＯやＷ等を用いて
もよい。
ｉ タ実ｍ例のフチフル型ＰＮＰ）ランジスタのみです
く、バーチイカ〜型ＰＩＰ）ランジスタをも含むバイポ
ーラ型ＩＯやＭＯＩＩＩ）フンジスタを含むＭａｓ！！
ＩＩｘａＫも適用できる。
く、バーチイカ〜型ＰＩＰ）ランジスタをも含むバイポ
ーラ型ＩＯやＭＯＩＩＩ）フンジスタを含むＭａｓ！！
ＩＩｘａＫも適用できる。
本発明によれば、工ａの構造をかえることなく、を九素
子領域の形成工程は特別の工夫を加えることのない単純
な工程のｉｔで、電極または配線の形成後に第１の熱処
理と、これによシ、パイボーフ型トランジスタの電流増
巾率を増大することができ、あるいはＭＯａ型トランジ
スタの相互コンダクタンスを増大することができる。
子領域の形成工程は特別の工夫を加えることのない単純
な工程のｉｔで、電極または配線の形成後に第１の熱処
理と、これによシ、パイボーフ型トランジスタの電流増
巾率を増大することができ、あるいはＭＯａ型トランジ
スタの相互コンダクタンスを増大することができる。
ｉ＠１図はパイボーフ型工ＯＫおけるラテラル型ＰＩＰ
）ランジスタの断面図、第２図はムｌの電子ビーム蒸着
前後のトランジスタの電流増巾率Ｂの変化率（１１着前
を１００％とする）のムｌ堆積速度依存性を示す特性図
、第８図は本発明に係る熱処理過程と電流増巾率の変化
の様子を示す特性図である。 ｌ・・・半導体基板、ト・・Ｐ＋によるアイソレージ３
ン領埴、８・−コレクタＰ＋領域、４・−エミッタＰ＋
領域、６・・・ベースＮ十領埴、６・・・酸化膜、７−
ムｌ配線、８・・・保護絶縁膜。 代理人弁理士 岡 部 隆
）ランジスタの断面図、第２図はムｌの電子ビーム蒸着
前後のトランジスタの電流増巾率Ｂの変化率（１１着前
を１００％とする）のムｌ堆積速度依存性を示す特性図
、第８図は本発明に係る熱処理過程と電流増巾率の変化
の様子を示す特性図である。 ｌ・・・半導体基板、ト・・Ｐ＋によるアイソレージ３
ン領埴、８・−コレクタＰ＋領域、４・−エミッタＰ＋
領域、６・・・ベースＮ十領埴、６・・・酸化膜、７−
ムｌ配線、８・・・保護絶縁膜。 代理人弁理士 岡 部 隆
Claims (1)
- 【特許請求の範囲】 （１）素子領域を形成した半導体基板表面に電極または
配線膜を形成し、この上を保護絶縁膜で覆った半導体装
置の製造方法において、前記電極または配線膜を形成後
第１０熱処理を施し、次いで前記第１の熱処理より低温
かつ長時間の第３熱処理を施すことを特徴とする半導体
装着の製造方法。 （８）前記第２０熱処理後に保護絶縁膜を前記第２０熱
処理温度を越えない温度で形成することを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。 （３）前記＠ｌ、の熱処理後に保護絶縁膜を前記第１の
熱処理温度を越えない温度で形成し、次いで前記第８の
熱処理を施すことを特徴とする特許請求範囲第１項記載
の半導体装置の製造方法。 （４）前記電ｔＭまたは配線膜の形成を電子ビーム蒸着
で行ない、蒸着時の電子銃投入電力が、前記半導体基板
と蒸着源との距離が１３につきｉ。 Ｗ線上であることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11624281A JPS5817668A (ja) | 1981-07-23 | 1981-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11624281A JPS5817668A (ja) | 1981-07-23 | 1981-07-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5817668A true JPS5817668A (ja) | 1983-02-01 |
| JPH0420257B2 JPH0420257B2 (ja) | 1992-04-02 |
Family
ID=14682307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11624281A Granted JPS5817668A (ja) | 1981-07-23 | 1981-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817668A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841668A (ja) * | 1971-09-27 | 1973-06-18 | ||
| JPS4968680A (ja) * | 1972-11-06 | 1974-07-03 | ||
| JPS52115189A (en) * | 1976-03-23 | 1977-09-27 | Sony Corp | Production of semiconductor device |
| JPS5512752A (en) * | 1978-07-12 | 1980-01-29 | Mitsubishi Electric Corp | Semiconductor device manufacturing method |
| JPS5723264A (en) * | 1980-06-04 | 1982-02-06 | Siemens Ag | Method of stabilizing current amplification characteristics of n-p-n silicon transistor |
| JPS57141958A (en) * | 1981-02-27 | 1982-09-02 | Oki Electric Ind Co Ltd | Manufacture of lateral type transistor |
-
1981
- 1981-07-23 JP JP11624281A patent/JPS5817668A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841668A (ja) * | 1971-09-27 | 1973-06-18 | ||
| JPS4968680A (ja) * | 1972-11-06 | 1974-07-03 | ||
| JPS52115189A (en) * | 1976-03-23 | 1977-09-27 | Sony Corp | Production of semiconductor device |
| JPS5512752A (en) * | 1978-07-12 | 1980-01-29 | Mitsubishi Electric Corp | Semiconductor device manufacturing method |
| JPS5723264A (en) * | 1980-06-04 | 1982-02-06 | Siemens Ag | Method of stabilizing current amplification characteristics of n-p-n silicon transistor |
| JPS57141958A (en) * | 1981-02-27 | 1982-09-02 | Oki Electric Ind Co Ltd | Manufacture of lateral type transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0420257B2 (ja) | 1992-04-02 |
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