JPS58171798A - メモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 る。特に、本発明は、データフィールドと、各ワードの
データエラーを検出するためのデータチェックフィール
ドとが設けられた半導体配列体を有する形式のデータ編
成式ランダムアクセスメモリ、読み取り一書き込みメモ
リ、又はリードオンリメモ９１１Ｃ係る．又、本発明は
、半導体配列体以外のメモリ配列体、←ｊえは、コアメ
モリや、その他の形式のビット記憶手段に％利用できる
．メモリワードは成る特定のコンピュータにおいてはコ
つ以上のデータエー゛ドな構成する。

本発明は、グロ層ツナモゾユールが１つ以上のメモリモ
ジュールに組み合わされえよウな形式のメモリシステム
に利用できる。

本発明のメモリシステムは、データエラー、アドレスエ
フ−及び作動エラーな検出することができる。

記憶ｒ一夕のエラーは、半導体メモリに記憶されたｒ一
タワードに７つ以上のビットが固着することによって生
じ、このようなエラーは記憶ワードのデータフィールド
Ｋｆ”一タチェックフィールドな組合わせるととＫよっ
て検出できる．ｒ一タチェックフィールドに組合わされ
九コードによって色々な形式のエラーな検出することが
できる。

例えは、／？ＳＯ年７０月り１日付の米ｌｉＩＩＩＩＩ
許第ダ，ユ２ｇ．　１７１号（本発明と同じ一受入に譲
渡された）に開示されたもののようなハインダコードで
は、７ピツトデータエラーな全て検出及び修正すること
ができ、ａビットデータエラーを全【検出することがで
き、そして更に、３ピット以上のｒ一タビットに関する
幾つかのエラーを検出することができる。

メモリシステムの全信頼性を高める友めには、アドレス
エラー及び記憶データのエラーを検出することが望まし
い。

同じ出力を一つ形成して比較するというような簡単なや
り方で自己チェック式のメモリアドνスデコーダな構成
することが知られているが、これでは、アドレスの量が
増加するにつれて大きさやコストが甚だしく増してしま
う。従って、一〇ビットアドレスの場合には、コの１０
乗のデコーダ出力があり、比較を行なうには大体一のＩ
ｔ乗（約コ６コ．０００＞の集積回路が必要となる．更
に、リアルメインメモリでは、アドレスのデコードが多
数のレベルで行なわれ、即ち、先ず初めに、１モゾユー
ル比較“が行なわれ【多数の印刷回路（ＰＣ）Ｉｔのう
ちの１つが選択され、次いで１行デコード１が行なわれ
てメモリ装置の１つのワードが選択され、次いで内部Ｘ
−Ｙデコー〆でメ篭り装置内の個々のピット竜ルが選択
される。これは、メモリアドレスの自己チェック作動を
行なうｖｌＡＫ　ｊ！　Ｋ　別ノ閲ｌＩＩナモタラす。

公知技術では、適寂な数の集積回路ノ４ツケージで充分
なアドレスエラー検出を行なおうとする場合に開繊が生
じる。

データエラーの検出及び／又は修正自体はメモリシステ
ムの作動エラーなｌｉｌ＃Ｊ止するものではな−。

例えば、パスに対する競合状１１によって不適切な時間
に書き込み指令が発せられ九とすれば、データフィール
ドの固着ビットな検出するエラーシステムでは、１つ九
作動指令によって生じ九メ篭りエラーに対して保謙が与
えられない。

メモリシステムに高い信頼性を与える九めには、各メモ
リモノニールの作動がそれに組合わされえプロセッサモ
ノニールの作動と共に段々に進むように確保することが
望まし、い。

本発明の主たる目的は、アドレスｊ４リデイ情報ヲ各メ
モリ位置のデータチェックフィールドへコード化するこ
とＫよりアドレスエラーな検出することである。

これに関連した本発明の目的は、アドレスエラー検出用
のアドレスな記憶する必要のないエンコード技術によっ
てアドレスエラーを検出することである。

本発明の別の目的は、本質的に全く経費をかけずにアド
レスエラーの検出を行なえるように既存のデータチェッ
クコード形成システムにアドレスノ臂すテイビット法な
含ませることにより、システムレベルの信頼性を相当に
、即ちＩＯないし７００倍も、高めることである。

本発明の更に別の目的は、全てのメモリモジュールとプ
ロセッサのメモリ制御器とが同じ指令を受は取るようＫ
することである。

これに関連した本発明の目的は、プロセッサと全てのメ
モリモジュールとの間の作動シーケンスの相違を検出し
、そして相違があった場合にプロセッサへの割り込みな
与えることである。

これに関連した本発明の目的は、メモリモジュールの作
動状態を指示する信号な各メモリモジエールに発生しそ
してこの信号をプロセッサの作動チェック論理装置へ送
って、プロセッサモジエールの作動状−と比較すること
である。

本発明の更に別の目的は、メモリシステムのデータエラ
ー検出とアドレスエラー検出と作動エラー検出とな組み
合わせてシステムレベルの偏鯛性な−めることである。

本発明では、データエラー、アドレスエラー及び作動エ
ラーな検出できるようなやり方でプロセッサモジエール
が１つ以上のメモリモジエールに組合わされる。

本発明のメモリシステムは、プロ竜ツササブシステム及
びメモリツブシステムを備えて−る。

ｌロセツフサブシステムは、ｗ　７７’　／メモリ制御
器と、エラー修正コード瞼珈装置と、作動チェックＩ！
ｉ理装置と、メモリシステムエラーエンコーダとな備え
ている。これら全ての要素は、メモリ７不テムのプロセ
ッサナプシステム部分に物理的に配置される。この構成
では、エラー修正コード構造体がメモリモジュールに配
置された場合に検出きれないであろうケーブルやコネク
タに生じるアドレス欠陥が確実に検出される。

各々のメモリモジエールは、半導体記憶配列体と、タイ
ミング・制御論理装置と、上記記憶配列体なマッグ／メ
モリ制御器及びエラー修正コード論理装置に接続すると
共に上記タイはング・制御論理装置をマツプ／メモリ制
御器に接続するパスとを備えている。

又、各々のメモリモジュールは、プロセッサモジュール
の作動チェック論理装置に接続できる作動状態パスと、
この作動状態パス及びタイミング・制御論理装置に組合
わされた作動状ｌｉｔ機構とを更に備えており、この作
動状態機構とは、メモリモジュールの作動状態を指示す
る信号な発生してこの信号をプロセッサモジュールの作
動状態と比較するように作動チェック論理装置へ送るも
のである。

本発明の特定の実施例においては、上配牛導体記憶配列
体は７６個のデータビット位置と６個のチェックピント
位置とな有していて、−一ピットの記憶ワードな構成す
る。

エラー修正コードは、全ての／データビットエラーを検
出及び修正しそして全てのコデータビットエラーな検出
しセしてｊ！ＫＪピット以上な含む幾つかのデータピッ
トエラーな検出するように働くハイングコードである。

本発明では、エラー修正コード論ｌｌ装置により全ての
／ビットアドレスエラーな検出すると共に／ビットデー
タエラーがある場合でも幾つかの多ピットアドレスエラ
ーな検出することができるよう（、アドレスノ量すテイ
情報が６ビツトチエツクフイールドへコード化される。

本発明の特定の実施例においては、アドレスエラー検出
に対するエンコード作動が段階的に行なわれる。＃Ｉ１
０段階では、コ３ビットアドレスが７３ピツトノ母リテ
イツリー及びｌｏピットノ奢りティツリーにおいてエン
コードされ、別々のラインに一つの）母すティピットが
形成される。これらの２つのノ苛すテイビットは次いで
９ピツトノ譬リテイツリーの接続ｉ＋ターンによって６
チエツクビツトフイールドへエンコードされる。従って
、コ３ビットアドレスは、牛導体記憶配列体へ送られる
ココビットデータコードワードに含まれる６チエツクビ
ツトの部分としてエンコードされる。

次の読み取り作動に際に１メモリ配列体からデータコー
ドワードが読み取られ、このデータコードワードは、チ
ェックピット比較器へと送られる新九に形成された読み
取りアドレスパリティビットと合成される。チェックピ
ット比較器においては、これら一つのアドレスパリティ
ビットが、上記の読み取られたデータコードワードと合
成され、もしエラーがあればエラーの種類を指示するシ
ンドロムがシンドロムパスに形成される。

上記したように、エラー修正コード自体は、例えば不適
切な書舞込み、指令のような不適切な作動により生じる
エラーを防止するものではなりので、本発明では、メモ
リモジュールの作動状態を指示する信号を発生する作動
状Ｎ機構が各々のメモリモノニール九組み込まれる。上
記の発生され九信号はグロ竜ンサモジュールの作動状態
を表わす信号と比較され、作動チェック論ＩＩｉ装置は
これらの作ｍ状簡の相違を検出して、両信号間に論理的
な相違があつ九場合には割り込みな生じさせるエラー信
号を発生する。

上記の構造及び技術を組み込んでいて上記したように機
能するメモリシステムの装置及びその方法は、史に、本
発明の特定の目的を構成する。

本発明の他の爽に別の目的は添付図面を参照した以下の
説明及び特許請求の範囲から明らかとなろう。添付図面
Ｋｔｉ本発明及びその原理の好ましい実施例が示されて
いると共に、これらの原理を適用する最良の態様と考え
られるものが示されている。又、本・発明の範囲から逸
脱せずに、上記の原理又はこれと婢価な原理を用い九更
に別の裏施例やｍ造の変更も尚業者に明らかとなろう。

本発明の／実施例によって構成され九メモリシステムが
第１図に参照番号１１で一般的に示されている。

とのメモリシステム１１は、本発明と同じ鎗受入Ｋｌｉ
渡された／９１０年ＩＯ月りダ日付の米国特許第ダ、コ
２１．ダｑ６号に開示された形式の多グロセツサシステ
ムに組み込まれる。上記米国特許第ダ、コ２ｇ、ダ９６
号はＭａｎｕａｌ　ｏｆ　ＰａｔｅｎｔＥｘａｍｌｎｌ
ｎｇ　Ｐｒｏｃｅｄｕｒｅの５ｅｃｔｌｏｎ　ｂａｇ、
　０／　（＋））に従って本明細書九参考として取り上
げる（以下、１前記特許“と称する）。

本発明のメモリ制御システムは、前記特許に開示された
形式の多プロセッサシステムに特に利用されるが、この
ようなシステムへの利用に限定されるものではない。本
発明のメモリシステムは単／プロセッサのシステムにも
利用できる。

第７図及び第２図ないし第３図な参照して本発明のメモ
リシステムな説明する。第１図は前記特許の第３ダ図に
一般的に相当するものである。

第１図に示されたメモリシステムは、マッシ／メモリ制
御器１３と、エラー修正コード論理装置１５と、作動チ
ェック論理装置１７と、メモリシステムエラーエンコー
ダ３１とを備えており、とれらは全てメモリシステムの
！ロセツササブシステム部分（点線１９から上な向いた
矢印で概略的にボされている）に物理的に配置される。

更に、第１図のメモリシステムは、七〇メ毛すサックス
テム（点線１９から下な向い九矢印で概略的に示σれて
いる）に物理的に配置された１つ以上のメモリモジュー
ル２１も備えている。

マッグ／メモリ制御器１３は、７”−ｆｉ−ｙイア、−
塊アドレスライン及び制御ラインよ抄成る・櫂ス２７に
よって中央処理ユニット（ＣＰＩＪ）２３に組合わδれ
ると共に、第１図に示されたようにゾロ七ツササプシス
テムの入出力（１１０）チャンネル２５にも組合わσれ
る。この１７０　チャンネル２５は、データライン、論
理アドレスライン及び制御ラインより成るパス２９によ
ってマツ！／メそり制御器１３へ接続される。

第１図に示きれた特定実施例では、中央処理ユニット２
３が前記特許の第３’１図に足場れたＣ　Ｐ　Ｕ２Ｏ５
に一般的に相当し、そして第１図のＩ１０チャンネル２
５は前記特許のＩｌｏ　　チャンネル１０９に一般的に
相当する。

エラー修正コード論理装置１５はデータライン３１及び
アドレスノリｌ　３によってマッグ／メモリ制御器１３
に組合わされる。エラー修正コード論理装置１５の出力
ライン３５及び３６はメモリシステムエラーエンコーダ
３７　Ｋｍ［さレル。出力ライン３５はゝ修正不能なエ
ラー“を嚢わし、−力出力ライン３６はゝ修正可寅ヒな
エラー“を表わす。

作動チェック論理装置１Ｔは制御パス３９によってマツ
プ／メモ１Ｊ１１ｔｔｌ却ａｉ！Ｉｓへ接続される。又
、ｆ’ｌｉ動チェック６ＩＩＩ場装置ＩＴは作動チェッ
クエクーライン４１によりメモリシスチムニツーエンコ
ーグ３７にも接続される。

メモリシステムエラーエンコーダ３７ｉ１メモリシステ
ムエラー出力・苛ス４３を有し、このパスは４７図に示
されたように中央処理ユニツ）　（ＣＰＵ）２３及び人
出力チャンネル２ｓへＷ！続される。

各々のメモリモノニール２１は、これをマッグ／メモＩ
Ｊ　ｒｉ制御器１３、エラー修正コードｍ場装置１５及
び作動チェック論理装置１１７に接続する５つのパス接
続体を有して＾る。従って、各々のメモリモノニール２
１は、データ人力（１１虐込み）パス４５及びｒ−夕出
力（ｄみｊＧＩＥｌパス４Ｔの一本の／方１り性ｒ−タ
パスよシ成る両方向性ｒ−タパスによってエラー修正コ
ード論場装置１５へ接続される。

各々のメモリモジュール２１は、アドレスバス３３によ
ってマッグ／メモリ制御器１３へ接続される。

各々のメモリモジュール２１はｆ′Ｐ動状虐ライン５３
によって作動チェック＋＊埋ｆ装置ＩＴへ接続される。

又、各々のメモリモジュール２１は、制御パス３９によ
って−ｖツノ／メモリ１ｌｔｌｄｉｌｉｉ１３へ接続さ
レル、コの制御パス３９は７本のラインより成る。

作動チェックｍ珊装置１Ｔへ接続されるのはこれらフィ
ンのうちの５本だけであるが、各々のメモリモジュール
２１にはこの制御）々ス３１１の７本のライン全部が接
続される。制御パス３ｅ及び櫨々の添付図面に示された
その他のパスに対するビット数は、パスラインへの斜線
マークに関連して示された数字で指示される。

Ｉｓ１図に示されたメモリシステムは、前記特許に開示
されたワードアドレス式アクセスによるデータの記憶及
び検索、／データビットエフーの修正及びコｒ−タビッ
トエ２−の検出という基本的な作動に加えて、これに関
連して−くｑつの重要な機能を備えている。これらの機
能を以ＦＫＩ＃細に説明する。

、Ｊ／の機能は、メモリモノニール２１にＦＩＩＡ遍し
てエラー修正コード−ｆｆｌ装置ＩＳＫより行なわれる
アドレスエラー検出である。このアドレスエフ−検出は
、メモリ位置に書き込む時とメモリ位置を読み取る時と
の間に生じるアドレス伝送の欠陥、比較作動の欠陥及び
ｒコード論理作動の欠陥を確実に検出で自るようＫする
。こｏｔａｍを行なう構造体はグロ七ノササ！システム
に物理的に配置される。この構成では、上記構造体がメ
モリモノニールに配［ｆｔされた場合に検トされないで
あろうケーブルやコネクタに生じるアドレス欠陥が確実
に検出される。

第一の機能は、作動エラー検出に旋用さるぺ＄ｉＩＫ号
をメモリモノニール２１に発生することである。この機
能は、メモリモジュール２１に配置された作動状ｔＩＩ
ｉＡ＋ｊＡＩＩ−理装置によって与えられる。

第３０磯吐は、メモリモノニール２１に関連して作動チ
ェックｌ１ＩＩ場装置１１によυ行なわれるメモリ作動
エラー検出である。

第ダの＋Ｉｋ能は、アドレスエラー検出とメモリ作動エ
ラー検出との合成である。

第１図は、半導体記１ｊｔ配列体５５及び出力２ツテ装
置１ｉＳ７を端え九メモリモノニール２１を詳細に示し
ている。

メモリモノニール２１は、タイミング・制御論ｍ＠１ｌ
ｓｓ及び１′ｉｉｍ状虐機構６１も謔えティる。

タイきング・―＃鍮ｍ装置５９は、制御信号ラインより
成る・譬ス６３によ凱作動状態機構６１、牛導体記直配
列体５５及び出力ラッチ＊ｔｔｓｒへ接続されている。

半導体記憶配列体５５は、ｒ−タラインよｐ成るパス６
５によって出力ラッテ装置１５７に接続される。

ｇコ図を説明すれば、メモリモノニール２１の第１の機
能は記憶機能であり、半導体記１意配列本５ｓは出力ラ
ッチ装置ｔｓｒ及びタイミング・制御＃壇装置５９と共
動１．て、データの記憶及び検索を行なう記憶機能を果
たす、メモリモジュールの記憶機能の３つの基本的な作
動は、ｄみ堆９、畜自込み及びり７レツシユでおる。

メモリモノニール２１の第一機能である作−チェック峨
能においては、作動状＠１機ｍ＠ｔが用いられる。（１
）作動の欠落、（２）空白作動、伺えばａみ取りなし、
齋き込みなし、Ｉノフレッシュなし、及びスタート、０
）多作動、例えば読み取り且つ書自込み且つスタート、
或いは←）誤作動、例えば書自込みに代る絖み取り及び
スタートが生じた場合には、作動状喧ｄＡ樗６１は、第
３図の作動チェック論４１〔ＴＯ作作動線幅機構６１は
異なつ九シーケンスで状態を変える。

この第２機能によれば、谷メモリモノエール２１の作蛤
状ＩＮ１機構６１の状１１を表わす信号が、メモリモジ
ュール２１の作動をチェックする作動チェック論理装置
１Ｔへ与えられる１作動状Ｓ損傳６１は、タイミング・
制御−場装置５ＳＯ講在状趨を火わす信号に基いて、メ
モリモジュールのタイミング及び制御信号（それらのシ
ーケンスにおける絖み取り信号、書き込み信号及びリフ
レツ／ユ１１！号）の状態を指示する信号ｔ−発生し、
これは作動状部ライン５３を経て作動チェック論理績ｔ
ｉｌｌ　７　（＠／図）へ送られる。ライン５３を経て
通られる信号により作動チェックｍ場＊［１Ｆは後述の
作動チェックを行なうことができる。

１８３図に示されたように、作動チェック、＊埋装置１
１は、作動状ａ機構６１及び比較論理装置＠参を１えて
いる。作＃状廊磯構６１は、比較論理装置６９へ基準伏
線ピットを伝送するライン１１によって比較、＊ｍ装ｆ
１６９に接続される。

＃！７図に示されたように、作動状態ｍ５ａｒはａ場ｄ
Ａｔｉ＠装置６８及び状態レジスタＴＯを備えている。

制御パス３８は論理機能装置１６８へ入力を送る。パス
７２は論理機能装置を状態レジスタ７０へ接続し、そし
てパスＴ４は状態レジスタ１０からの信号を論理機能装
置１６８の入力へフィードバックする。制御パス３９か
らのライン１６は状−レシスタフ０へクロック信号を供
給する。

ｄｊＩ境機１装置６８は第ダＡ図ないし縞ｌＦ図の状−
図の次の状ａ機能を実行する。

％定の実施例においては、綿層しノスタは、繍ｍ砿総装
置６８が次の状態を針真している関に現在の状態を紀１
する５個のフリッグー７０ツノを備えている。

第４ｔＡ図ないし＠ｌＩＦ図の状虐図に示されたように
、いかなるサイクルにおいても次の状態は実在の状態と
実在サイクルの形式とによって左右される。パス３９の
５圏の信号のうちのダつはサイクルの形式を決定するも
のでありそしてもう７つの信号はクロック信号である。

作動状態機構６１と６１は同じものである。然し乍ら、
作動状態機構６１と６１とはその各々の人力５０と４０
とに現われる信号によって区別される。成るサイクル（
空白作動、多作動）Ｆｉ既知のエラー状態であり、状！
１１愼構は状態″Ｃ″（＃Ｉｔ！Ｅ図及び第ダＦ図参照
）を介して間接的に状態を変えて“ロック”状態となり
、これはリセットされるまで保持される。夷顯には一つ
の“ロック”状％ｉｌＡ及びＢがある。状ＩＩｉ磯構機
構動チェック論理装置１１内の本のである場合には（フ
ィン４０においてＭＣＢ　　ｌ　ｏ　−／　）、状ｍ機
構は＾状態へ移行し、ぞして伏線機構がメモリモノニー
ル２１内の龜のである場合には（ライン５０においてＭ
ＥＮ　ＩＤ−ｇＯ）、Ｂ状態となる。作動状態機構６Ｔ
及び６１の両方がロック状１ａＫある場合には、メモリ
モジュールからの作動状態ビットと基準状態ビットとが
合致せず、作動チェックエラーとなる。

比較線環装置＠９（４１３図）は、メモリモノニールか
らライン５３を経て送られる作動状態ビットを、作動伏
廊機＃１６１からラインＴ１を経て送られる基準状態ビ
ットに対してチェックする。比較論理装置６Ｂは、ライ
ン５３及び１１のλつの人力信号が論理的に等しいかど
うかを指示する信号をライン４１に発生する。もしこれ
らが論理的に等しくなければ、ライン４１の出力信号は
、作ｌ／Ｉｂ状ａ機構６Ｔがメモリモジュール２１の作
動状ｊｉ１機構６１（第一図）と合致しないことを指示
し、作動エラーが指示される。作動エラーは修正不一で
あり、従って作動チェックエラーがあった時には、メモ
リシステムエラーライン４３により、メモリシステムエ
ラーエンコーダ３１経て、修正不一のメモリエ２−が生
じたという信号が送られる。

エラーのないｔ′１ｉＩＩＩｂの場合には、ライン５３
及び１１の信号が論理的に相違することはない、然し乍
ら、これら信号がｍＨ１約１的ＫＡ場合には、作動チェ
ックエフ−となり、メモリシステムエフ−エンコーダ３
１によってエラー信号が発生される。

以ドでココに述べるように、特定のメモリモジュールに
対する作動チェックは、そのメモリモノニールの読み取
りサイクル中ＫＯみ行なわれる。

作動状＋８１債構６１と作動チェック−場装置ＩＴとの
共−により、メモリモノニールの作動不良を招く駆＃装
置の故障や受信器の故障中ケーゾルの故障を富む多数の
要因に対して保−が与えられる。

又、モノ１−ルの作動を妨げるようなメモリモノニール
故障に対しても保−が与えられる。

第弘へ図ないし第ダＦ図は、！ロセッササ／システムの
作動状６機！ｌｌｌ６１及びメモリｔｆシステムのメモ
リモジュールの作＃ｂ伏１ｍ機構６１がこれらに送られ
た人力信号Ｋｋ５答してシーケンシングする状−を示し
た図である。嬉ダ＾図ないし嬉ダＦ図は７つの作動状態
機構に対する状−移行のオー／肴−レイである。これら
状態移行は特に第ダ＾図、嬉ｔＩＳ図等に示され九よう
に特定サイクルにおける移行の場解會容易にするーため
にｉｌｌ々に与えられる。従って、例えば、状ｊＩ６は
全てのサイクル及び第４１をＡｍないし第ダＦ図の全て
に対して同じである。

ｇ＋Ａ図はリフレッシュサイクルにより生じる状態移行
を示している。

！Ｓ亭Ｂ図は齋龜込みサイクルに対する状Ｊ！１１４！
Ｉ行を示している。

嬉ダＣ図は絖み取りサイクルに対する状態移行を示して
いる。

ｓｐｏ図はリセットサイクルに対する状態移行を示して
いる。

＠＋Ｅ図は人力信号４０又は５Ｇが論理ゼロである場合
の既知のエラー状態である他のサイクルに対する状態移
行を示している。

第参Ｆ図は入力信号４０又は５０がｌ１ｉｉｉ１．ｌｌ
／である場合の既知のエラー状態である他のサイクルに
対する状−移行を示している。

ＨｔＩｏ図を見れば、リセットサイクル後に盆ての機構
は状綿ぜ口になる６＃ｌＡ図を丸れば、状Ｉｄｌ磯噂は
リフレッシュサイクルＫ　Ｌ５　答して状態ぜ口から状
ＭＩＳへと状態を変える。

リフレッシュサイクルが実行され続ける場合には、第Ｆ
Ａ図に矢印で示されたように状虐機構の移行が４続され
る。即ち、次の移行は伏１１＠から状廊１０への移行で
あり、その次の移行は状態１０から状！ｌ！Ｊ１１への
移行であり、・・・等々となる。

縞ｑＡ図の説明を続けると、状Ｓゼロから始って状愈６
へと変化した（上記したように）＊、次のサイクルが書
き込みサイクル（ｇＩＩｓ図に示す）である場合には、
全ての伏ｍ機構が状ｔｍ＠から状−９へと状態を変える
。

第４ｔＣ図ないし第１ＩＦ図は第ダ＾図及び嬉ダＢ図と
同一に解釈される。

第Ｓ図及び第６図は第１図に示され九エラー修正コード
論壇装置１５０櫨々の部分の呻禰図である。

第５図はビット発生ユニット１３のアドレスノ！リティ
ビットの発生及びチェックビットの発生を詳細に示して
いる。

エラー修正コード論理装置１５からパス４５（＃ｉ／Ｌ
ｌｌ　）　ｔＭｋテｌモリモ）ニール２１　ヘ／　Ａ＋
１ｉＯｒ−タビット及び６１ｍ１のチェックピットが転
送される。ここに述べる特定の実施例には７６個のデー
タビットと４　ｉｌｍのチェックピットとが示されてい
るが、本システムは／ピットデータエラー修正及びコ１
ットエラー検出のハミングコードの原場に基いてそれ以
上のビットにもそれ以下のビットにも適用できることに
注意されたい。

第５図の下部に示されたチェックビット発生器ａ６の？
ピットノすりティツリーは、前記特許の第３ｇ図に示さ
れたチェックビット発生器のｔピッ）　ｉ４リテイツリ
ーと構造及び作動モードが基本的に同様であるが、その
相違点はもう７つめ入力が各々のノ譬すテイツリーに加
えられ論理式Ｋｔすれていることである。然し乍ら、＠
Ｓ図に示された癖他的オア作動に対する真理値表は、ε
ビットのパリティツリーにも？ビットのパリティツリー
に４適用できる。

クイ／８１及びＴｇに発生される上位及び下位ノ４リテ
ィビノトはアドレスに基〈ものである。第Ｓ図に示され
たアドレスパリティビット発生器８４は、アドレスビッ
ト／ないｔ、、１ｏＰｆ４ｏｉθビツトパリテイツリー
１５と、アドレスビットＩｌないし、２３＃ｉの／３ピ
ットノｆリディッリーＴＴとを備えている。ノザリティ
ッリーＴｓはＴ位アドレスノｆリティビットをラインｒ
ｌＫ発生シ、こ０１インはチェックビット発生ａＱ、を
及び３へ至る。

／３ビットパリティツリーＴＴは上位アドレスノずリテ
イビットをライン８１に発生し、このフィン８１はこの
ビットをチェックビット発生１ｉｉＩ２．４及び５へ供
給する。

ピント発生！８ｇはパス４５の７部であるクイ／８０に
４端のチェックピットを発生し、これらは第一図のメモ
リ配り４体５５に記憶される。これらの６閾のチェック
ピットは／６１のｒ−タビットと共に使用されて、全て
の／ビット及びコビットメモリエ２−が検出されると共
に３ビット以上の幾つかのメモリエフ−が検出される。

又、４＋ｔｔｄのチェックピットは７６蘭Ｏｒ＝タビツ
トと共に使用されて、／ｒ−クビツトエク−の修正４行
なわれる。この作動モードは＃紀特許の第３！！ｒ図に
ついて述べられたものと同じである。

一本のクイ７１ｍ及び８１はアｒレスノナリティ清擢を
構成し、この情報は前記［７たように書き込み作動の−
に６膚のチェックビット釦工／コードされる０次の読み
取り作動中に１クインＴ９及び８１はこの絖み城りｔＭ
Ｉに対するアドレスに基いテア　Ｐ　Ｌ／　スル４リテ
イ情報を構成する。これらのライン（１９及び８１）は
、メモリモジュールがら絖み織られ九６個のチェックピ
ットに工／コート９され九アドレス／４リティ情報に対
してチェックされ、もしアドレス・中リティｆｌ１４が
Ａなると分つ九場合には、修正不能のメモリエフ−信号
が発生される。

本発明により検出される典型的なアドレスエフ−は、ア
ドレスバス５８（第一図ン上の固着アＰレスピットであ
るか、又はメモリモノニール自体の中の１ｊｉＬ１４ア
ドレスビツトである。ワードはアドレス−に対するアド
レスノ母すテイｆｆｊ４と共に位置φに＃き込まれる。

パス５８が、位置φＫＩｊ１着しｆｃ菫Ｆαアドレスピ
ットを有する一合には、／ヤス３３を、イでアドレス７
に至る読み取９作業により、パス５ｌｉｄで−のアドレ
スが送られる。読み順られ九６個のチェックビットはφ
のアドレスノ皆すテイに対するコードを含んでいる。エ
ラー修正コード（ＥＣＣ）論理装置１５はアドレスエラ
ーを指示する。

＃Ｉ６図は＠／図に示され次エラー修正コード論ｍ装（
ｔ１５のチェックビット比＊ａｔｉ、ｓを一細に示して
いる。

チェックビット比＄ａ８３は、ツイン７９及び１１１（
第Ｓ図）とａ−＋瑣りデータバス４１との３つの人力を
有している。チェックピット比較ａ８ｓは出力８５を有
し、これはシンドロムー肴スである。

チェックピット比較！ｌＩ３においては、銃み取りデー
タバス４Ｔの７６１園のデータビットが図示され友よう
に７母リテイツリーに＊続され、そして絖み取りｒ−タ
パス４Ｔの６閲のチェックビットも同１１に図示された
ようにノ！リティッリーに接続される。

ノダリテイツリー８１は前に２特許の第３９図に示され
九ノ！リティッリ−５（１５と同一に！Ｉｌｌするが、
その相違点は・母すティツリ−８７が７０ビツト・ｆリ
テイツリーであるのに対して・量りティツリー５０５１
−１？ピットノ量りティツリーである点である。

本発明によれば、読み取りサイクルの鍬に、ライン１９
及び８１は読みホられているアドレスの）臂すテイを指
示する。これが、チェックビットに工／コードされたア
ドレスノザリテイと合致しない場合には、アドレスエフ
−を指示するコードがシンドロムノ奇ス８５に発生され
る。

第６図に示されたチェックビット比較器８３は続み取り
サイクル中圧のみ使用される。第Ｓ図のアドレスノ譬す
ティビット発生器８４は読みホヤ及び書き込みの両サイ
クル中に使用される。第Ｓ図に示されたチェックビット
発生器８６は４Ｉ禽込みサイクル中にのみ使用される。

ＭＸ１図に示されたエラー修正コード論理装置１５はシ
ンドロムノ々ス８ｓを経て信号を受叶取るンンドロムデ
コーダも備えておシ（ｉｓ６図のシン？Ｉ　Ｏムハス８
５の信号参照）、このシンドロムｒコーダは＃記特許の
Ｓ弘Ｑ図に示されたシンドロムダコーグと同じである。

又、エラー修正コーＰ＋ｍ壇装置１５は補数ビット形成
器も−えており、これは本１ｊｌｉＪｉｉ書の添付図面
には示されていないが、ｉ１１記％許の蘂ｌ／図に示さ
れた補数ビット形成器と同じ機能を釆九す。

シンｙａ　ムハｘ　８５　ｔｄテ送うｔＬるシンドロム
コードは、本発明では、アドレスエラー及びｒ−タエラ
ーを識別するのに用いられる。＊ｆ！特許のｍｔｉｏ図
に示され九シンドロムｒコー〆４＠ｓから得られる多数
のエラー出力のうちの一つを本発明に用いてこれらのエ
ラーを検出する。

以下の表／は、６ビツトシ／ドロムコードの６４ｔ１虜
の直を列挙し友もので６ｐ１これによプ本発明に使用さ
れる各々の直の意味が１解されよう。

本発明によるデータエラー検出・修正システムは、全て
の／ビットデータエラー又はチェックビットエラーを検
出及び修正し、全ての一ピットデータエラー又はチェッ
クエ２−を検出し、そして３ビット以上を含む幾つかの
データエラー又はチェックエラーを噴出する。又、本発
明は、全ての／ビットアドレスエラーを検出し、そして
／ピッ）ｒ−タエラー又はチェックエラーがある場合で
も幾つかの多ビツトアドレスエラーを検出する。

アドレスエラーは修正されない。作動エラー、即ち、メ
モリモノニール２１の作動状１１４！ＩＩ構と作動チェ
ックｆＩＩＩ場装置ＩＴの作動状膳機構との間の伏線の
相違、も検出される。

ｒ−タエラーの噴出及び修正についての上記メ（リシス
テム１１の作動は、基本的には、前記特許に開示され九
同嫌の構造体の作−と同じである。

ｍ配特許のｉＡ７コカラム嬉５３行から第７ｔカクム第
！ｆコ行を参照されたい。それ故、前記％杵のこの部分
に開示され友ものに相当する本発明の部分の膵細な説明
は行なわない。本発明では、エラー修正コード論壇装置
がｉｇ１図に示されたようにエラー修正コード論壇ｔ装
置１５としてグロセツササ！システム内に配置され、＃
記特許の場合のようにメモリモノエール内に配置される
のではないことに注意されたい。

本発明Ｏ時定実施例では、エンコードがコ１ｌｊｌｌで
行なわれる。第７の段階では、第５図に示され友ように
、２３ビツトアドレスが７３ピツトノ母りティツリーＴ
Ｔと１０♂ットノ量リテイツリ−ＩＳにおいてエンコー
ドされ、ライン８１及びＴ−にλつＱ）量りティビット
が各々形成される。２イン８１及びＴ９のこれらの−り
のノ量りティビットは、次いで、？ビット・母すティツ
リーの接続Ｉ＃ターンに基いて、第５図に示されたパス
４５のＩＳ分である６チエツクビツトノ童ス８Ｏにおい
てエンコードされる。

従って、２３♂ツトアドレスは、パス４ｓを絹て半導体
記憶配列体５５（８２図）へ送られる２−ピットデータ
コードワードに含まれる６チエツクビツトの７部分とし
てエンコードされる１次の成み峨９作動の爾に、ｒ−タ
コードワードがメモリ配列体５５（Ｊ１コ図）から読み
取られて読み取りｒ−タパス４１（第１図及び第６図参
照）を−て送られ、このｒ−タコードワードは、２イン
１９及びａｌを−で４４図のチェックピット比較ｍ８３
へ送られる新たに発生されえ絖み鷹シアドレスパリティ
ビットと合成される。チェックピット比較′ａ８３にお
いて、これら二つのアドレスノ４リテイビットは読み順
られたｒ−タコードワードと合成され、もしエラーがあ
ればその形式を指示スルシｙＰａムがシンドロムパスａ
ｓｉｃ発生ｇれる。

アドレスエラー及び／ｒ−タエラーの組は’＃に一エラ
ー又は多エラーとして検出される。

アドレスエラーのみが検出された場合には、シンドロム
ノ童スに指示されるコクの特定コードの一方として表わ
される（聚／参照）。検出されたアドレスエラーを表わ
す信号はライン３５（第１図参照）を絹でエラー修正コ
ードｍ珊装置１５からメモリシステムエラーエンコーダ
３Ｔへト送うれ、これを経てこの信号はライン４３によ
１）ＣＰＵ２３及びＩ１０チャンネル２ｓへ送られる。

検出されたアドレスエ２−はＣＰＵ２１によ如メモリシ
ステムエラーとして逃場される１次ｉでＣＰＵ２３はシ
ンドロムコ−８５の情４１１を用いて、このＭｆｆｉさ
れ良メモリシスチムニ２−の形式を決定し、このメモリ
システムエラーがアドレスエラーである場合には、ＣＰ
ＬＪ２３はそのデータを削除する。

次いで、ＣＰＬＩ２３は現在グログ２ムに′ｆＩ４ｎ込
みを行ないこれをオペレータに知らせる。

＃Ｉ７図及び４１１３図を１！明すれば、作動状層機構
６１及び６Ｔは、メモリｔノシステムト７”　ｏセッサ
サブシステムとの間の各々の相互作用すイクル倣に、全
てのメモリモジュール２１及びメモリ制＃１１１３が同
じ指令を受は壜って同じ作動を行なうように確保する（
非常に広ｉ故障範囲に対して）。

論理機能装置６８は、状繍レジスタＴＯと共働して、状
態図ダ＾ないし４ｔＦで定められえ状履機構を構成する
。伏線しノスタｒｏＦｉ艮〈知られえ！１固のフリツグ
ーフロツｌよ構成る。

再び第３図及び第１ＩＡ図ないしＩｌＦ図を参照すれば
、ライン１１の伏線ピット及びライン５２の伏線ビット
は、各々の作動状態機構の状態をエンコード化形層で表
わしているので、夷＠には、システムがその前にリセッ
トされて以来の全てのそれまで０１イクルにおける制御
フィン綿層のシーケンスをエンコードしている。

状ａｍ横１ｉ７（１１３図）の状繍はクイ７ＦＩＫ構わ
れる。状態機構＠１（第２図）の伏線はライ／１ｓＫｊ
Ｊ！われ、６゜比較ｍｊｌ装置６１（嬉、７図）はこれ
ら一本の２インＫｉＡわれた伏線の相違を検出する。こ
の比較は読み取シサイクル中ＫＯみ行なわれる。ｄみＩ
＠ヤシ中は、パス３３上の物置アドレスによりｓｖ’ｉ
、ｓれたメモリモジュールが３状虐ｆ−４５４（第一図
）を作動可能にするが、さもなくばこのｒ−）は作動不
能にされ、即ち高インピーメンス状態にされる。かくて
、作動伏線ピットがメモリモノニールにより２イン５ｓ
に与えられる。比＃Ｉｍ場装置＠９によって伏線の相違
が検出され友場合には、比較論理装置６９は作動チェッ
クエラーライン４１に信号を発生し、この傭号ハメモリ
システムエラーエンコー〆３７（嬉／図）へ送られ、こ
のメモリシステムエラーエンコーダ３Ｔは次いで修正不
能なエラー信号を・量ス４３に発生する。パス４ｓのこ
の信号がＣＰＵ２３によって受１ｍｌされると、咋−７
ステ五ｌログフムに対してグロダラムの割如込みが行な
われる。

又、ＣＰＬＪ２３はシンドロムノ童ス８ｓのシンドロム
コ−ドも読み取る。このシンドロムコ−〆ｔｉ−１−２
−がメモリデータエラーでもアドレスニラ−でもないこ
とを指示し、ここに示す本発明の特定の実施例ではエラ
ーが作動チェックエラーであることを指示する。このＩ
ＪｉＴ号（作動チェックエ２−′）イン４１の信号）は
独立して発生されてもよい。

この場合は、ＣＰＬ１２３に送られるエラーは、前記し
たような一般檜塙の修正不能なエラーの割９込みではな
く、作動チェック１０割９込みとして分類される。

以上に本発明の好ましい実施例を説明し九が、本発明の
範囲から逸脱せずにこれを変更及び修正することができ
るので、本発明は上記の実施例のみに限定されるもので
はなく、本発明は特許請求の範囲のみＫよって規定され
るものとする。

【図面の簡単な説明】

第７図は本発明の／実施例によって構成され九メモリシ
ステムの！ロン２図、 第二図は第１図に示され九メモリシステムのメモリモノ
ニール部分Ｏ＃ｐ−図、 ８３図は第１図に示されたメモリシステムの作動デエツ
ク論壇部分の作動状層機構及び比較論理装置を示す図、 ＃ｉダ八へないし嬉ダＦ図は第１図の／ロセツササ！シ
ステムのマッグ／メそり制＃器及びメモリサジシステム
の作動チェック、＊塩装置に組み込まれ九伏廊機構の状
１機構図、 第５図は第７図に示され九メモリシステムのエフ−修正
コード論理装置１５Ｋｉｔ’用されるアドレスノ譬すテ
イピット発生器及びチェックピット発生器を示す図であ
ると共に、チェックピット発生器に用いられる９ビツト
パリテイツリーの一つに対する論理式も示す図、 第４図は第１図に示されたメモリシステムのエラー修正
コード部分に組み込まれたチェックピット比較器を示す
図、 ｌｓｔ図は第３図の作動状廊ｌＩＡ構６１の詳細図、そ
して ＃Ｉｔ図は＠２図の作動状趨機構６１の詳細図である。 １１・・・メモリシステム、 １３・・・マツ７″／メモリ制御４． １５・・・エラー修正コード論理装置、ＩＴ・・・作動
チェック論理装置、 ２１・・・メモリモジュール、 ２３・・・中央処理エニット（ｃｐｕ）２５・・・Ｉ１
０チャンネル、 ３１・・・メモリシステムエラーエンコーダ、５５・・
・半導体記憶配列体、 ５Ｔ・・・出力ラッチ装置、 ５９・・・タイミング・制＃ｍ壇装置、６１・・・作動
伏橿機構、６Ｔ・・・作動状層機構、６９・・・比較−
場装置。 ｉ”−１ｎ”；　１ ＦＩＧ、２ 第１頁の続き ・７を発　明　者　ステイーヴン・ウオーレン・ライ−
レンガ アメリカ合衆国カリフォルニア 州９４０８７サニーヴエイル・レノ ツクス・ウェイ１３８１ ・γ３）発　明　者　ジョン・スジョステツドアメリカ
合衆国カリフォルニア 州９４０１４サン・フランシスコ・ クリッパー・ストリート５１１− エイ 手続補正書（方式＞５ｔ：’、？ 昭和　　　年　　　月　　　　Ｉ＋ 特許庁長信　殿 １、事件の表示　昭和ｊと年慣　許願第　７７１τ声π
ν　号２　発明の名称　　　　　メモリ　／スＪ−ム３
、　補正をする者 事件との関係　　出願人 名称　　　　　夕／グツ・　コ／ピ−エーターズ　イ／
コーポレーノ−ノド４、代理人

Claims (1)

1. 【特許請求の範囲】 （１１ノロ竜ツサ賃ゾシステムと、メモリサブシステム
   とな備え、上記グロセツサナプシステムはマツプ／メモ
   リ制御手段と、エラー修正コード論場手段と、作動チェ
   ック論理手段とな備えてお抄、上記メモリサブシステム
   はメモリモジエールを備えてお抄、このメモリモジエー
   ルは記憶配列体と、この記憶配列体な上記マツプ／メモ
   リ制御手段及びエラー修正コード論場手段へ接続するパ
   ス手段と、タイミング・制御論理手段と、このタイミン
   グ・制御論理手段を上記マツプ／メモリ制御手段へ接続
   する制御パスと、上記作動チェック論理手段へ接ａされ
   九作動状態ハスと、上記メモリモジュールの作動状態を
   指示する信号を発生してこの信号な上記ｆロ竜ツ１１プ
   システムの作動状−と比較するように上記作動デエツク
   論珊手段へ伝送するメ４ｖ毫ノユール作動状Ｍ機一手段
   とｔ有していることを特徴とするコンピュータ７ステム
   用のメ篭り制御システム。 （２）　　上記エラー修正コード論理手段は、グロセツ
   ナナブシステムの作動状態を表わす信号な発生する！ロ
   セツナナ！システム作動状ｌ１機構手段と、上記メモリ
   モジュール作動状ｍ機構手段によ抄発生壊れ九信号と上
   記ゾロセラ１１ツシステム作動状１ｍ機構手段により発
   生され九信号とを比較しそして作動チェックエラー信号
   出力をノロセラ１１ブシステムに発生する比較論理手段
   とな備えて―る特許請求の範囲第（１）項に記載のメ量
   り制御システム。 （３）上記エラー修正コード論理手段はアドレスエラー
   検出手段を備えている特許請求の範囲第（２）項に記載
   のメモリ制御システム。 （４）　　上記アドレスエラー検出手段は、アドレス・
   臂すテイ情報を各メ毫り位置のデータチェックフィール
   ドへエンコードするアドレスパリティ発生中Ｒな備えて
   いる特許請求の範囲第（３）項に記載のメモリ制御シス
   テム。 （５）　　上記エラー修正コード論理手段は、読み取り
   作動中に上記記憶配列体から１１４取られ九ｒ−タコー
   ドワードのチェックフィールドに指示され友アドレスエ
   ラー及びデータエラー＆　識別する７ンドロ五手段な備
   えている特許請求の範囲第（４）項に記載のメモリ制御
   ７ステム。 （６）マツダ／メモリ制御器と、エラー修正コード論理
   装置と、作動チェック論理装置とな１する形式のコンピ
   ュータシステムのｆｃｘセッ賃毫ジュールに接続できる
   メモリモジエールにおいて、半導体記憶配列体と、 タイｉング・制御論理装置と、 上記記憶配列体な上記マツダ／メモリ制御器及びエラー
   修正コード瞼珊装置へ１１絖すると共に上記タイｉング
   ・制御輪３ｍ装置な上記−ｒ　７　ｆ／メモリ制御器へ
   接続するパス手段と、上記プロセッサモジュールの作動
   チェック論理４ｋｆｌｌｌへ接続できる作動状態パスと
   、上記作動状態パス及びタイミング・制御論理装置に組
   合わされていて、メモリモジエールの作動状態を指示す
   る信号を発生してこの信号をプロセッサモジュールの作
   動状態と比較するように上記作動チェック論理装置へ伝
   送する作動状−機構手段とを備えたことを％黴とするメ
   モリモジエール。 （７）　　マツダ／メモリ制御器と、記憶配列体と、エ
   ラー修正コード論理装置とを有する形式のコンピュータ
   システムに生じるアドレスエラーな検出するアドレスエ
   ラー検出装置であって、各メモリ位置のデータフィール
   ドのデータエラーを検出するようＫｑ！ｒメモリ位置の
   データチェックフィールドをエンコードするようなアド
   レスエラー検出装置において、 書き込み作動の際に１アドレス・９リテイ情報を各メモ
   リ位置のデータチェックフィールドへエンコードするエ
   ンコード手段ト、 次の読み取り作動の際にメモリ配列体からアドレスパリ
   ティ情報を読み取るアドレス読み堆り手段と、 書き込み作動中にエンコードされ九ノＪ？リテイ情報を
   、読み取り作動中に形成され九／４リテイ悄暢と比較し
   、もしアドレスエラーがあればその形式＆−指示するシ
   ンド關ムな形成する比較す段とな備えたことな特徴とす
   るアドレスエラー検出装置。 （８）　　上記エラー修正コード論１ｓ装置は、データ
   エラーの・母すテイ横田用のパリティクリ−手ｔＲな備
   え、そして上記アドレスエラー検出装置は、／４’リテ
   イツリ一手段の／ｉｔとしてスンビエーメシステムのエ
   ラー修正コード論通装置に會普れる％軒饋求の範囲第（
   ７）３ＪｊＫ記載のアドレスエラー検出装置。 （９１コンピュータシステムの王メモリ内のデータ完全
   性を４１１１験するメモリシステムにおいて、各々のワ
   ード位置がデータフィールド及びチェックフィールドを
   有しているようなワード−威メモリと、 各ワードのチェックフィールドにエンコードされたシン
   ドロムコードによってデータエラー及びチェックエラー
   な検出するｒ−Ｉエラー検出手段と、 アドレスパリティ情報を各ワードのチェックフィールド
   へエンコードすることによりアドレスエラーな検出する
   アドレスエラー検出手段と、コンピュータシステムのメ
   モリサブシステムとプロ七ツフ丈ブシステムとの作動シ
   ーケンスの相違を検出する作動チェック手段とな備えた
   ことを％黴とするメモリシステム。 輪　上記データエラー検出手段は、データエラー〇）９
   リテイ検出用のノンリテイッリ一手段な備えている特許
   請求の範囲第（９）項に記載のメモリ７ステム。 Ｏυ　上記アドレスエラー検出手段は、上記データエラ
   ー検出手段と同じメモリティッリ一手段を用いている特
   許請求の範囲ｊｉｂ□項に記載のメモリシステム。 （２）　上記作動エラー検出手段は、グロセッｔサブシ
   ステム内にあってプロセッササブシステムの作動状態を
   指示する信号を発生する第１の作動状ｍ機構手段と、メ
   モリサブシステムの各メモリモノユール内にあってメモ
   リモジエールの作動状態な指示する信号な発生する更に
   別の作動状態機構手段と、各々の上記メモリモジエール
   カラの信号なグロ竜ツササプシステムからの信号と比較
   しそして作動チェックエラー信号出力なプロセッサ丈プ
   システムへ発生する比較論理手段とな備えている特許請
   求の範囲第αり項に記載のメモリシステム。 ０１　　もワードがデータフィールドとチェックフィー
   ルドとで構成されるようなワード編成の記憶配列体を有
   する形式のコンピュータのメモリシステムに生じるアド
   レスエラーな検出する方法において、 ｒ−タエラー検出７ンドロムコードな上記チェックフィ
   ールドへエンコードし、データエラー検出ＶＣ柑いられ
   るものと同じシンドロムプードによってアドレスエラー
   な検出するようにアドレスエラー・（リテイ情報を上記
   チェックフィールドへエンコードすることす物像とする
   方法。 ０４　　コンピュータシステムのプロセッサモジュール
   へ接続できるメモリモジュールの作動エラーな検出する
   方法において、 上記メモリモジエールの作動状態を表わす信号を上記メ
   モリモジュールに発生し、 これと同時に、上記プロセッサモジュールの作動状１１
   な訝わす信号な上記プロセッサモジュールに発生し、 上記メモリモジュールの状態信号を上記プロセッサモジ
   ュールへ送り、 λつの状態信号な比較し、そして 作動チェックエラー信号を上記プロセッサモジュールに
   発生することな％徴とする方法。