JPH02500308A - バイト書き込みエラーコード方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 バイト書き込みエラーコード方法及び装置王立ユ丘 本発明は、デジタルコンピュータのエラー検出及び修正の分野に関する。より詳 細には、本発明は、部分的なメモリ書き込み動作中にエラー検出及び修正を行な うと共に、部分的なメモリ書き込み動作中に修正不能なエラーが生じたときにメ モリ位置をエラーとしてマークすることに関する。

公知のエラー検出技術では、コンピュータメモリから読み取ったデータに１つ以 上のエラーが含まれているかどうか検出することができる。更に、公知のエラー 検出技術では、成る状態において、コンピュータメモリから読み取ったデータに １つ以上のエラーが含まれている場合にそのデータを修正することができる。

Ｆ、Ｊ、ヒル及びＧ、Ｒ，ペダーリン著の「スイッチング理論及び論理設計Ｊ　 （１９７４年第２版）という文献の第１９９ないし２０７頁には幾つかのエラー 検出及び修正技術が説明されている。公知のエラー検出及び修正コードの一例と してハミングコードがある。

ハミングコードを用いた公知のシステムにおいては、チェックビットとも称され る幾つかの２進パリテイチエツクビツトが各々の２進データワードに組み合わさ れる。１つの公知システムにおいては、各々のチェックピットは、このビットと 、データワードのビットの成るサブセットとに対して偶数パリティを確立するよ うに選択される。偶数パリティシステムにおいては、許容できるコードにおける １　（又は０）の合計数値が常に偶数であるようになっている。一方、奇数パリ ティシステムにおいては、許容できるコードにおける１　（又は０）の合計数値 が常に奇数であるようになっている。ハミングコードを用いた公知システムは、 偶数パリティシステム又は奇数パリティシステムのいずれかを含んでいる。

ハミングコードを用いた上記の公知システムにおいては、各々のパリティチェッ クビットがデータワードの幾つかの選択されたビット間の排他的演算又は論理演 算によって得られ、その結果が、パリティチェックピットと、データワードのビ ットの成るサブセットとに対して偶数パリティを確立するようになっている。従 って、各パリティチェックピットは、その特定のデータワードに関連した１セツ トのパリティチェックピットの一部分となっている。

従って、データワードは、そのチェックピットと共に、例えば、成るシステムか ら通信ラインを経て別のシステムへ送信することもできるし、或いはダイナミッ クランダムアクセスメモリ（ＤＲＡＭ）へ書き込んで、このＤＲＡＭから後で読 み取ることもできる。データワードを送信する場合には送信と受信との間に、或 いはＤＲＡＭに関する場合には読み取りと書き込みとの間に、パリティチェック ピット及びデータワードに単−又は多数のビットエラーが生じることがある。

成る公知システムにおいては、送信又はメモリからの読み取りの後にデータワー ドが受け取られるとエラーを検出又は修正するためにハミングコードが使用され る。

然し乍ら、公知のエラー検出及び修正力法を部分書き込み動作（又は部分書き込 み動作を用いたシステム）の一部分として組み込む場合には多数の制約が生じる 。１つの公知の部分書き込み動作においては、その１つの目的がデータワードと して記憶された古いデータのサブセットを新しいデータと交換し、ひいては、古 いデータを新しいデータと交換して新しいデータワードを形成し、そしてこの新 しいデータワードをメモリに書き込むことである。公知の部分書き込み方法では 、データワードをそのチェックピットと共にメモリから読み取ることが含まれる 。読み取ったデータワードに単一ビットエラーがあることがチェックピットによ って指示された場合には、換言すれば、修正可能なエラーが検出された場合には 、公知の方法及び装置を用いてその単一ビットエラーが修正される。メモリから 読み取られたデータワードを構成する古いデータのサブセットが新しいデータと 交換され、新しいデータワードが形成される。この新しいデータワードは次いで メモリに書き込まれる。

公知の部分書き込み方法及び装置に関する制約には、読み取られたチェックピッ トによりメモリから読み取ったデータワードに修正不能なエラーが含まれている ことが指示されたときの状態がある。これに対する１つの公知の方法は、部分書 き込み動作を中断し、その部分書き込みが一部分であるところのサイクルを終了 させることである。換言すれば、新しいデータも古いデータもメモリには書き戻 されない。

修正不能な状態に対して用いられる別の公知方法は、古い欠陥デーチャワード及 び修正不能なエラーを指示するその古いチェックピットをメモリに書き込んで戻 すことである。従って、部分書き込み動作は、新しいデータが古いデータと混合 されないようにして中断される。然し乍ら、コンピュータのサイクルは終了され る。この公知の方法は、メモリに再書き込みされる古い欠陥ワード及びチェック ピットが時間が経っても修正不能のまシであればよいということに基づいている 。この公知方法及び装置の欠点は、別のエラー又は過渡状態が生じたときに、そ の同じメモリ位置が次のメモリ読み取り動作時に修正不能なエラーを生じさせず 、その間にはエラーのあるデータワードが誤って正しいもの又は修正可能なもの として考えられることである。

の目　び 公知の部分書き込み方法及び装置の制約に鑑み、本発明の１つの目的は、メモリ を含むデジタルコンピュータシステムにおいて部分書き込み動作を含むメモリ動 作中に修正不能なエラーの発生を取り扱うための改良された方法及び装置を提供 することである。

本発明の更に別の目的は、部分書き込み動作を含むメモリ動作中に修正不能なエ ラーが発生したときにその修正不能なエラーに関連したメモリ位置をマークする ための改良された方法及び装置を提供することである。本発明の方法及び装置は 、メモリ動作中に検出された修正不能なエラーを有するメモリ位置が、その修正 不能なエラーが性質的に過渡状態又はソフトのエラーであった場合に、その後も 修正不能なエラーに関連するものとして検出されるように適度な確率範囲内で確 保するものである。

本発明の別の目的は、（１）多くの場合に、特定のメモリ位置又はアドレスにお いて欠陥メモリ動作（欠陥部分書き込みを含む）が生じたという指示を与えるこ とであり、そして（２）適度な確率範囲内で、欠陥メモリ動作（欠陥部分書き込 み動作を含む）の後に特定のメモリ位置又はアドレスにおいて修正不能なエラー が生じたという指示を、たとえその後に過渡状態又はエラーがその欠陥メモリ動 作後にその特定のメモリ位置に生じたとしても、与えるようにすることである。

特定のメモリ位置からの次の読み取り動作の時間までにその特定のメモリ位置に その後にエラーが生じないときに第１の状態が生じる。欠陥部分書き込み動作を 含む欠陥メモリ動作の後に特定のメモリ位置にその後にエラーが発生したときに は第２の状態が生じる。

本発明の別の目的は、適度な確率範囲内で、欠陥部分書き込み動作を含む欠陥メ モリ動作が生じた後に修正不能なエラ一本発明のこれら及び他の目的は、データ ワード及びそのチェックピットをメモリから読み取りそしてその読み取ったデー タワードから新たなチェックピットのセットを発生することを含むエラー検出方 法によって達成される。この新たなチェックピットとメモリから読み取ったチェ ックピットとの間で論理演算が実行され、その論理演算の結果が兆候を表わすも のとなる。

この兆候がデコードされて修正不能なエラーの有無が検出される。修正不能なエ ラーが検出された場合には、新たなチェックピットとバイト書き込みエラーコー ドとの間で論理演算が行なわれる。この論理演算の結果がチェックピットの新た なセットとなり、その前のチェックピットに代わってデータワードと共にメモリ に書き込まれる。このように、バイト書き込みエラーコードは、その特定のメモ リ位置に対するマーク即ち符号を与える。

本発明によれば、エラー検出方法は、データワード及びそのチェックピットをメ モリから読み取ることを含む。メモリから読み取ったデータワードからチェック ピットの新たなセットが発生される。この新たな組のチェックピットとメモリか ら読み取ったチェックピットとの間で論理演算が行なわれ、その論理演算の結果 が兆候となる。この兆候がバイト書き込みエラーコードに対応する場合に欠陥メ モリ動作が指示される。

本発明の上記及び他の目的は、上記方法を実施する手段をなす装置によっても達 成される。

本発明の別の目的及び特徴は、添付図面に詳細に示された好ましい実施例の以下 の詳細な説明から明らかとなろう。

里里皿皇皇皇五里 本発明は、同様の素子を同じ参照番号で示した添付図面に一例として示すがこれ に限定されるものではない。

第１図は、本発明によるエラー検出の実施例を示すブロック図、 第２図は、兆候を発生する方法を示す図、第３図は、バイト書き込みエラーコー ドを含むエラー修正コードを示す図、 第４図は、修正可能なエラーを示す図、第５図は、修正不能なエラーを示す図、 第６図は、部分書き込み動作の結果を示す図、第７図は、本発明によるエラー修 正コード回路を詳細に示す図、そして 第８図は、エラー修正コードの構造を示す図である。

Ｊの　な 添付図面の第１図には、基本的なエラー検出装置がブロック図形態で示されてい る。バス１０は、コンピュータシステムの種々の部分にデータを転送するための 経路をなす。メモリシステム１１はドライバ１２を経てバス１ｏに接続され、デ ータはドライバ１２を介してバス１０とやり取りすることができる。

制御器１４は、バス１ｏにインターフェイスしてそのプロトコルを観察するため の回路を含んでいる。又、制御器１４は、ダイナミックランダムアクセスメモリ （ＤＲＡＭ）１６の動作を制御するための回路も含んでいる。これは、制御器１ ４がアドレス（ＡＤＲ３）、行アドレスストローブ（ＲＡＳ）及び列アドレスス トローブ（ＣＡＳ）を含む信号を発生するようにする。

本発明の１つの実施例においては、メモリシステム１１はデータ処理システムー 二使用されるメモリボードである。本発明の別の実施例では、データ処理システ ムに用いるためのメモリシステム１１が少なくとも１つのメモリボードな有して いる。

バスｌＯからメモリへ書き込まれるべきデータは、バスＪＯからドライバ１２及 びデータ路１８を経てＤＲＡＭ１６へ送られる。ＤＲＡＭからバスへ読み出され るデータは、ＤＲＡＭ１６からデータ路１８及びドライバ１２を経てバス１０へ 送られる。

データ路１８は、データのためのエラー検出及び修正回路を含んでいる。レジス タ２ｏは、ＤＲＡＭ１６から読み取られたデータを記憶したりデータをそこに書 き込んだりする。レジスタ２２は、ドライバ１２から受け取ったデータ及びそこ へ送られるべきデータを記憶する。レジスタ２８は、ＤＲＡＭ１６から読み取っ たパリティチェックビット及びそこへ書き込まれるべきパリティチェックピット を記憶する。

エラー修正コード（ＥＣＣ）回路２４は、データワードのためのパリティチェッ クビットを発生すると共にデータワードのための兆候を与える機能を有する。Ｅ ＣＣ回路２４の動作は、以下で詳細に説明する。

デコーダ３０は、ＥＣＣ回路２４によって発生された兆候をデコードするための 回路を含んでいる。デコーダ３ｏによってデコードされた兆候がそのデータに修 正可能なエラーが存在すること及びその位置を指示する場合には、修正回路２６ がエラーの存在するデータワードのピットを修正する。例えば、ピットが０では なくて１でなければならない場合には、修正回路がそのピットを０から１へ変更 する。この修正回路は、もちろん、ｌをＯに変更することもできる。

第２図は、第１図の装置に関連して使用することのできるエラー検出及び修正方 法を示している。６４ビツトのデータワード４０がエンコード段階４２において エンコードされ、データワード４ｏに関連又はリンクされた８個のチェックピッ ト４４が形成される。データワード４０からのチェックピット４４の発生は、エ ラー修正コード（ＥＣＣ）に基づいて行なわれる。

第３図は、本発明の実施例にＥＣＣとして使用される変形ハミングコードである ＥＣＣ７０を示している。チェックピットのセットの各チェックピットは、ＥＣ Ｃ７０によって決定された幾つかのデータワードピット間での排他的オア（ＸＯ Ｒ）演算によって発生される。第３図のＥＣＣ７０を参照すれば、どのデータワ ードピットがどのチェックピットを決定するかが明らかであろう。各チェックピ ットはＥＣＣ７０にそれ自身の列を有している。当該チェックピットの列におけ る各々の「１」は、データワードのピット位置と一致している。当該列における 「１」にこのように関連したデータワードのピット位置は関連ピット位置となる 。例えば、チェックピットＳ２の場合には、関連データワードピット位置が４− ７．１２−１３．２ｏ−２３，２８−２９，３６−３９，４４−４６，５２−５ ５及び６０−６２である。チェックピットは、データワードの関連ビット位置の データ間の排他的オア演算によって発生される。この例では、チェックピットＳ ２は、データワードのビット位置４−７．１２−２３．２０−３０，２８−２９ ．３６−３９．４４−４６．５２−５５及び６０−６２のデータ間で排他的オア 演算を行なうことによって発生される。

第３図のＥＣＣ７０は、単一ビットエラーを検出及び修正するための機能と、二 重ビットエラーを検出する（修正はしない）機能とを有している。

本発明の他の実施例は、データワード及びチェックピットがそれより短くても長 くてもよく、即ち、データワード及びチェックピットのビット数がそれより少な くても多くてもよい。

チェックピットの最低数は、もちろん、データワードの長さに関連したものであ る。例えば、３２ビツトデータワードの場合には、７個のチェックピットが必要 であり、そして１６ビツトデータワードの場合には、６個のチェックピットが必 要である。

次いで、６４ビツトのデータワードは、「メモリ書き込み」ステップ４６におい てメモリの特定のアドレス又は位置に書き込まれる。メモリは、例えば、第１図 のＤＲＡＭ１６を含んでいる。８個のパリティチェックビットは、「メモリ書き 込み」ステップ４８においてメモリの特定のアドレス又は位置に書き込まれる。

８個のパリティチェックビット４４は、６４ビツトデータワード４ｏの場合と同 じメモリアドレスにおいてメモリに書き込むことができる。チェックピット４４ は、そのメモリアドレスにある７２ビツトワ一ド全体の種々の点にインターリー ブされてもよいし、又はその７２ビツトワード内に一緒にグループ分けされても よい。この７２ビツトワードは、８個のチェックピット４４と、６４ビツトのデ ータワード４０とで構成される。

又、８個のチェックピット４４は、８個のチェックピット４４及び６４ビツトの データワード４０より成る７２ビツトデータワードの最も左の８ビツトとして現 われてもよい。或いは又、８個のチェックピット４４は、６４ビツトデータワー ド４０がメモリに記憶されるところのメモリアドレスと異なったメモリアドレス であるがそのデータワード４０に関連又はリンクされているようなメモリアドレ スに記憶することができる。換言すれば、チェックピット４４はデータワード４ ０のチェックピットとして識別することができる。

６４ビツトデータワード５４は、「メモリ読み取り」ステップ５ｏにおいてメモ リから読み取られる。このデータワード５４は、データワード４０が書き込まれ た同じメモリアドレスから読み取られる。又、８個のパリティチェックビット５ ６は「メモリ読み取り」ステップ５２においてメモリから読み取られる。チェッ クピット５６は、チェックピット４４が書き込まれた同じメモリアドレスから読 み取られる。

データワードにエラーが生じない場合には、データワード４０がデータワード５ ４と同じはずである。更に、チェックピットにエラーが生じない場合には、チェ ックピット５６がチェックピット４４と同じはずである。

然し乍ら、（１）「メモリ書き込み」ステップ４６及び４８と、（２）「メモリ 読み取り」ステップ５０及び５２との間ではデータワード及びチェックピットに 時々エラーが生じる。

又、データワード及びチェックピットがレジスタに記憶される間及びデータワー ド及びチェックピットの送信又は転送中にも、データワード及びチェックピット にエラーが生じることがある。ピットのエラーは、電圧の過渡状態や、ＤＲＡＭ におけるアルファ線粒子の作用や、電荷の損失といった多数の要因によって生じ る。２ビツトエラーよりも単一ビットエラーが非常に発生し易い。又、３ビツト エラーよりも２ビツトエラーの方が生じ易く、等々となっていて、エラーのビッ ト数が増加するにつれてエラー発生の確率が低くなる。第４図は、６４ビツトデ ータワード８０における単一ビットエラー８２の存在を素召している。エラービ ットは、もちろん、データワード８０の６４個のビットのいずれかである。第５ 図は、６４ビツトデータワード９０における２ビツトエラー９２及び９４を示し ている。

１つ以上のビットエラーは、データワード５４がデータワード４０と異なること 又はチェックビット５６がチェックビット４４と異なることを意味している。１ つの目的は、データワード５４に単一ビットエラーが生じたかどうかを検出しそ してそしてその単一ビットエラーを修正することである。単一ビットエラーは、 第３図のＥＣＣ７０のもとでは修正可能なエラーと称する。もう１つの目的は、 データワード５４に２ビツトエラーが生じたかどうかを検出することであるが、 本発明のこの実施例では、２ビツトエラーを修正することはできない。それ故、 ２ビツトエラーは、第３図のＥＣＣ７０のもとでは修正不能なエラーと称する。

データワード５４の１つ以上のビットがデータワード４゜の対応するビットと異 なると仮定すれば、チェックビット５６はデータワード５４に見られるデータパ ターンとして正しいチェックビットではない（メモリ書き込み及び読み取りの後 に、チェックビット５６がチェックビット４４と同じま）であると仮定する）。

データワード５４にエラーがあるかどうかに拘りなく、データワード５４はエン コードステップ４４においてエンコードされ、８個のパリティチェックビット６ ０が発生される。

エンコードステップ５８は、エンコードステップ４２と同様に実行され、即ち、 第３図のＥＣＣに基づいてチェックビットが発生される。

チェックビット６０は、（１）チェックビット４４がチェックビット５６と異な るか、（２）データワード５４がデータワード４ｏと異なるか又は（３）チェッ クビット４４．５６又は６ｏの形成、送信又は記憶中にエラーが生じた場合に、 チェックビット５６と異なる。従って、チェックビット６ｏは、データワード又 はチェックビットのいずれかのビットに１つ以上のエラーが生じた場合に、チェ ックビット５６と異なる。

排他的オア論理演算（又はその論理等価体）は、ステップ６２において、チェッ クビット６０の各ビットと、チェックビット５６において同じ位置を占イｆする 各対応ビットとの間で実行される。従って、チェックビット６０及び５６の各々 に８個のビットがある場合には、８回の排他的オア演算が実行され、即ち、各ビ ットごとに１回の排他的オア演算が実行される。

排他的オア演算ステップ６２の結果が兆候６４である。適度な確率範囲内で３つ 以上のビットに関連したエラーがないと仮定すれば、兆候６４が次のものを指示 する。

（１）エラーが生じたかどうか。

（２）修正可能なエラーがあるかどうか。もしあれば、エラーのあるビットのデ ータワード又はチェックビット内の位置。

（３）修正不能なエラーがあるかどうか。

（４）以下で述べる欠陥部分書き込みがあるかどうか。

上記したように、データワードの３つ以上のビットに関連したエラーがないとい う仮定は、３ビット以上に関連したエラーの発生する確率が非常に低いことから 適切な仮定である。３ビット以上に関連したエラーは、第３図のＥＣＣ７０の能 力を越えたものである。

第２図のケース１は、データワードにもチェックビットにもエラーがないときに 発生される兆候６４を示している。従って、ケース１のエラーなし状態は、その 兆候の全てのビットがゼロであるようになっている。

第２図のケース２は、データワード５４又は８個のチェックビット５６に修正可 能なエラー（即ち、単一ビットエラー）が生じたときに発生される兆候６４の一 例を示している。兆候のパリティはケース２では奇数である。又、ケース２に示 された兆候は、データワード５４内のエラービットの位置も示している。第３図 のＥＣＣ７０のチャートを参照することにより、データワード５４のどのビット にエラーがあるか明らかであろう。ケース２の特定の兆候００００１０１１は、 第３図のＥＣＣ７０においてデータビット１６のパターンに合致し、従って、ケ ース２の兆候は、データワード５４のデータビット１６がエラーであることを指 示する。データワード５０のどのデータビットがエラーであるか分かると、その 単一ビットの修正は比較的簡単であり、即ち、エラービットがＯである場合には 、これが１に変更され、エラービットが１である場合にはこれがＯに変更される 。

修正可能なエラー状態については他の兆候も考えられる。

第３図のＥＣＣ７０については、発生された兆候がデータについてはデータビッ トＯないし６３又はチェックビットについてはＣＯないしＣ７と示されたＥＣＣ ７０の行に対するビットパターンに合致する場合に修正可能なエラーが指示され る。兆候とＥＣＣ７０のデータパターンを合致させそして合致が生じた行に対す るビット数を読み取ることにより、データワード５４のどのデータビットがエラ ーであるかを知らせることができる。

第２図のケース３は、データワード５４又はチェックビットに修正不能なエラー （即ち、２ビツトエラー）があるときに発生した兆候６４の一例を示している。

この兆候のパリティが偶数であるときには、修正不能のエラーが存在する。ケー ス３については、４つのビットが１であり、偶数パリティとなる。

修正不能なエラー状態については、偶数パリティを有する他の兆候も考えられる 。又、奇数パリティの兆候は、その兆候がＥＣＣ７０の未使用のコードに合致す るときに修正不能なエラーを指示する。

この場合も、いかなるデータワードにおいても３つ以上のビットに関連したエラ ーがないというように仮定する。然し乍ら、１以外の奇数ビットに関連したエラ ーが生じた場合には、発生する兆候は奇数パリティを有することになり、その兆 候が修正可能なエラーの存在を誤って指示することが考えられる。

０以外の、２を含む偶数ビットに関連したエラーが生じた場合には、発生する兆 候は偶数パリティを有することになり、データワード５４又はチェックビット５ ６又は６０のいずれかに修正不能なエラーが存在することが正しく識別される。

第２図に示されたケース４は、以下で詳細に述べるように欠陥部分書き込み動作 が生じたときに発生する兆候を示している。ケース４の兆候は、第３図に示され たＥＣＣ７０のバイト書き込みエラーコードに対応する。

部分書き込み動作における１つの目的は、データワードとして記憶された古いデ ータのサブセットを新しいデータと交換することであり、従って、部分書き込み 動作の目的は、新しいデータを古いデータと混合することによって古いデータに とって代えることである。第６図は、８個のデータバイトで構成された６４ビツ トデータワード１００を示しており、各バイトは長さが８ビツトである。成功裡 な部分書き込み動作の一例においては、データワード１００のバイト１０２に既 にあるデータが新しいデータと交換される。然し乍ら、データワード１００の他 のバイトのデータは部分書き込み動作が実行された後も不変のま）である。

第１図の装置を参照すれば、部分書き込みプロセスには、ＤＲＡＭ１６のメ・モ リアドレス又は位置から６４ビツトデータワードを読み取りそしてそのデータワ ードをレジスタ２０に記憶することを含む。そのデータワードに関連した８個の チェックビットもＤＲＡＭ１６のメモリアドレス又は位置から読み取られそして レジスタ２８に記憶される。データワードに書き込もうとするバイト（１つ又は 複数）は、バスｌＯからドライバ１２を経て送られ、レジスタ２２に記憶される 。

上記したように、本発明の他の実施例では、データワード及びチェックピットが それより短くても長くてもよい。更に、チェックピットは、それがデータワード に関連している限り、データワードによって使用される同じメモリアドレスに現 われてもよいし、他の実施例では、データワードによって使用されたものとは異 なったメモリアドレスに現われてもよい。更に、本発明の成る実施例においては 、データワード全体にわたってチェックピットをインターリーブしてもよいし、 又、他の実施例においては、チェックピットをグループ分けしてデータワードと は個別に現われるか又は長いデータワードの一部分として現われるようにしても よい。

レジスタ２０に記憶されたデータワードは、第７図に示されたＥＣＣ回路２４の エンコード回路１１２に入力される。このエンコード回路１１２は、レジスタ２ ０からのデータワードに対して８個のチェックピットを発生する。これらのチェ ックピットは、第２図について説明したように発生される。従って、チェックピ ットのセットの各チェックピットは、ＥＣＣ７０によって決定された幾つかのデ ータワードビット間の排他的オア演算によって発生される。それにより得られる ８個のチェックピットはレジスタ１１４に記憶される。

レジスタ１１４に記憶された新たに形成されたチェックピットと、レジスタ２８ に記憶された８個のチェックピット（即ち、メモリから読み取られて変更される べきデータワードに関連したチェックピット）は、排他的オア回路１１８へ入力 される。この排他的オア回路１１８は、この回路に入力されたチェックピットの 各セットの対応するビット間で排他的オア論理演算を実行することにより兆候を 形成する。この発生された兆候は、第２図について上記した兆候の形式の１つで ある。

排他的オア回路１１８によって発生された兆候は、次いで、第１図のデコード回 路３ｏへ入力される。このデコード回路３０は、兆候に基づいて論理演算を実行 して次のことを決定する。

（１）レジスタ２０に記憶されたデータワードにエラーがないか又はレジスタ２ ８に記憶されたチェックピットにエラーがないか。

（２）レジスタ２０及び２８に記憶されたデータに修正可能なエラーがあるかど うか。もしそうであれば、そのデータにおけるエラービットの位置。

（３）レジスタ２ｏ及び２８に記憶されたデータに修正不能なエラーがあるかど うか。

（４）欠陥部分書き込み動作が早期に生じたかどうか。

然し乍ら、第３図のＥＣＣ７０の能力が与えられると、データワードの３つ以上 のビットに関連したエラーがないという仮定がなされる。

デコード回路３０によってデコードされた兆候がエラーのない状態を指示する場 合には、レジスタ２０に記憶された１つ以上のデータバイトをレジスタ２２に記 憶されたデータワードと交換し、新たなデータワードに対してＥＣＣ回路２４に 新たなチャックビットを発生しすしてそれにより得られた新たなデータワード及 びそれに対する新たなチェックピットをＤＲＡＭる。

デコード回路３０によってデコードされた１組の兆候が修正可能なエラーを指示 する場合には、そのデータワードにおけるエラーの位ｌがデコード回路３ｏによ り修正回路２６へ送られる。この修正回路２６は、レジスタ２ｏに記憶されたデ ータワードの単一ビットエラーを修正する。単一ビットエラーが修正された後に 、レジスタ２０に記憶されたデータの１つ以上のバイトをレジスタ２２に記憶さ れたデータと交換し、新たなデータワードに対してＥＣＣ回路２４に新たなチェ ックピットを発生しそしてそれにより得られた新たなデータワード及びそれに対 する新たなチェックピットをＤＲＡＭ１６に書き込むことにより、部分書き込み プロセスが行なわれる。

デコード回路３０によってデコードされた兆候が部分書き込み動作中に修正不能 なエラーを指示する場合には、第７図を参照すると、第１図のデコード回路３０ が第７図に示されたＥＣＣ回路２４のゲート１１６ヘイネーブル信号を送信する 。ゲート１１６をイネーブルすることにより、第３図のＥＣＣ７０のバイト書き 込みエラーコードは排他的オア回路１２０へ入力される。又、レジスタ１１４に 記憶された８個のチェックピットも排他的オア回路１２０へ入力される。

排他的オア回路１２０は、レジスタ１１４の８個のチェックピットの対応するビ ットとバイト書き込みエラーコードの８個のビットとの間で排他的オア論理演算 を実行する。

排他的オア回路１２０によって実行された演算の結果として、８個のビットを含 む１組の変形チェックビットが発生される。この１組の変形チェックピットは、 排他的オア回路１２０から転送されてレジスタ２８に記憶され、このレジスタ２ ８にそれまで記憶されていたチェックビットにとって代わる。

第１図を参照すれば、レジスタ２ｏに記憶されたデータワ。

−ドは、レジスタ２２に記憶された１つ以上のデータバイトと混合されずに又は それとの交換動作も行なわれずにＤＲＡＭＩ６に書き込まれる。レジスタ２８に 記憶された１組の変形チェックビットもＤＲＡＭ１６に書き込まれ、レジスタ２ ｏからＤＲＡＭ１６に書き込まれたデータワードと関連するようにされる。それ 故、レジスタ２２に記憶された１つ以上のデータバイトがレジスタ２ｏに記憶さ れたデータワードと混合されなければ、データワードの部分書き込みプロセスが 中断され、決して完了されない。

次の読み取り又は部分書き込み動作中に、データワード及びそのチェックピット がＤＲＡＳ１１６から読み取られる。データワードはレジスタ２ｏに記憶され、 そしてチェックピットは第１図に示すレジスタ２８に記憶される。ＤＲＡＭ１６ から読み取られてレジスタ２８に記ｔ・ツされたチェックピットは、初期の欠陥 部分書き込み動作の結果として発生されてデータワードに現在関連付けされてい る変形チェックピットである。

第３図に示されたＥＣＣ回路２４に対して上記した方法により、データワードは エンコード回路１１２に入力され、８個のチェックピットはエンコード回路１１ ２によって発生され、そして８個のビットがレジスタ１１４に記憶されて排他的 オア回路１１８に入力される。レジスタ２８からの１組の変形チェックピットも 排他的オア回路１１８に入力され、兆候が発生される。この兆候は、次いで、デ コード回路３０に入力される。

第１図のデコード回路３ｏに送られた兆候が第３図のＥＣＣ７０のバイト書き込 みエラーコードに対応する場合には、デコード回路３ｏは、このデータワードに 対して欠陥部分書き込み動作が既に生じていることを指示する信号を発生する。

欠陥部分書き込み動作の時間以来、データワード又は１組の変形チェックピット にエラーが生じていない場合には、兆候が第３図のＥＣＣ７０のバイト書き込み エラーコードに対応する。

然し乍ら、データワード又は１組の変形チェックピットのいずれかのビットが上 記中断された部分書き込み動作中に書き込まれたものと状態を変えた場合には、 以下で述べる理由で、デコード回路３０は、エラー状態を指示するように兆候を デコードすることがほとんどである。従って、デコード回路は、データワードに 対して修正不能なエラーが生じたことを指示する。

従って、バイト書き込みエラーコードは、部分書き込み動作中に修正不能なエラ ーが生じたときにメモリ位置をＦ不良」とマークするように働く。本発明の別の 実施例においては、バイト書き込みエラーコードは、メモリ動作中に修正不能な エラーが生じたときにメモリ位置を「不良」とマークするように働く。

３つ以上のビットに関連したエラーが生じないと仮定すれば、欠陥部分書き込み 動作の後にバイト書き込みエラーコードでメモリ位置をマークすることにより、 （１）欠陥部分書き込み動作後にエラーが生じない場合には、そのメモリアドレ スに対して欠陥部分書き込み動作が生じたという指示を与え、そして （２）欠陥部分書き込み動作後に単一ビットエラーが生じた場合には、そのメモ リアドレスに修正不能なエラーが生じたという指示を高い確率で与える。

欠陥部分書き込みの後にデータワード又は変形チェックピットに単一とットエラ ーが生じることは、偽の修正可能なエラー状態又は偽の「エラーなし」状態では なくてそのメモリアドレスに修正不能なエラー状態が関連していることを意味す る。

第８図に示すように、ＥＣＣ７０のバイト書き込みエラーコードは、未使用の古 いパリティ８ビツトコードによって取り巻かれる０図示されたデータコード及び チェックコードは、ＥＣＣ７０の一部分として使用される他のコードである。

第８図を参照すると、ＥＣＣ７０（第３図に示す）の特定のバイト書き込みエラ ーコードは、未使用の古いパリティ８ビツトコードによって取り巻かれるように 選択されており、欠陥部分書き込み動作が生じた後に単一ビット以上のエラーが 生じた場合に修正不能なエラー状態を指示するように第１図のデコード回路３０ が兆候をデコードする確率が高くなるようにされる。バイト書き込みエラーコー ドと異なるビットを若干又は１つしか有していないＥＣＣコードは、初期に検出 された修正不能なエラーを検出する確率を高めるための修正不能なエラーコード である。換言すれば、第３図に示されたＥＣＣ７０の特定のバイト書き込みエラ ーコードは、データワード又は変形チェックピットの２つ以上のビットに関連し たエラーが欠陥部分書き込み動作の後に生じた場合に修正不能なエラー状態が指 示される確率を増大する。

以上、特定の実施例について本発明を説明した。然し乍ら、請求の範囲に規定す る本発明の広い精神及び範囲から逸脱することなく種々の変更や変形がなされ得 ることが明らかであろう。

従って、本明細書及び添付図面は本発明を解説するためのもので、本発明を限定 するものではない。

停書（内容に変更なし） データ　ビット　Ｓｏ　５１　５２　５３　５４　５５　５５５７第３図（ｃｏ ｎ↑、） 第４図 ６４ビツトデータワード 第５図 ６４ビツトデータワード 第６　図 レジスタ２０及び２２から 手続補正書（方式） ％式％ ２、発明の名称　バイト書き込みエラーコード方法及び装置 ３、補正をする者 事件との関係　出願人 ４、代理人 ５、補正命令の日付　平成１年ｌＯ月３日国際訓査報告

Claims (36)

【特許請求の範囲】
1. １．エラーを検出する方法において、 ａ）メモリからデータワードを読み取り、ｂ）上記読み取られたデータワードに 関連した第１組のチェックビットをメモリから読み取り、 ｃ）上記メモリから読み取ったデータワードから第２組のチェックビットを発生 し、 ｄ）上記第１組のチェックビットと第２組のチェックビットとの間で第１の論理 演算を行なって兆候を形成し、そしてｅ）上記兆候をデコードして修正不能なエ ラーの有無を検出し、修正不能なエラーが検出された際に、このような修正不能 なエラーを指示するようにチェックビットを変更するという段階を具備すること を特徴とする方法。
2. ２．上記変更段階は、 ｉ）上記第２組のチェックビットとバイト書き込みエラーコードとの間で第２の 論理演算を実行して第３組のチェックビットを発生し、 ｉｉ）データワードをメモリに書き込み、そしてｉｉｉ）上記第３組のチェック ビットをメモリに書き込んで、第３組のチェックビットとデータワードを関連付 けさせる請求項１に記載の方法。
3. ３．エラーを検出する方法において、 ａ）メモリからデータワードを読み取り、ｂ）上記メモリから読み取られたデー タワードに関連した第１組のチェックビットをメモリから読み取り、ｃ）上記メ モリから読み取ったデータワードから第２組のチェックビットを発生し、 ｄ）上記第１組のチェックビットと第２組のチェックビットとの間で論理演算を 行なって兆候を形成し、そしてｅ）上記兆候がバイト書き込みエラーコードに対 応する場合に欠陥メモリ動作を指示するという段階を具備することを特徴とする 方法。
4. ４．更に、 ｆ）上記兆候が修正不能なエラーを指示するエラーコードに対応する場合に修正 不能なエラーを指示するという段階を具備する請求項３に記載の方法。
5. ５．上記第１の論理演算は、第１組のチェックビットと第２組のチェックビット との間の排他的オア演算であり、そして上記第２の論理演算は、第２組のチェッ クビットとバイト書き込みエラーコードとの間の排他的オア演算である請求項２ に記載の方法。
6. ６．バイト書き込みエラーコードと異なったビットを若干又は１つしかもたない コードは、早期に検出された修正不能なエラーを検出する確率を高めるための修 正不能なエラーコードである請求項２に記載の方法。
7. ７．欠陥メモリ動作の後に単一ビット以上のエラーが生じた場合に修正不能なエ ラーが指示される確率を高めるようにバイト書き込みエラーコードが未使用のエ ラーコードによって取り囲まれる請求項４に記載の方法。
8. ８．上記データワードは６４ビットの長さであり、上記第１、第２及び第３組の チェックビットの各組は８ビットの長さである請求項２に記載の方法。
9. ９．上記バイト書き込みエラーコードは０１１１１１１１であり、その最も左の ビットが最下位ビットでありそして最も右のビットが最上位ビットである請求項 ８に記載の方法。
10. １０．エラーを検出する方法において、ａ）メモリからデータワードを読み取り 、ｂ）上記メモリから読み取られたデータワードに関連した第１組のチェックビ ットをメモリから読み取り、ｃ）上記メモリから読み取ったデータワードから第 ２組のチェックビットを発生し、 ｄ）上記第１組のチェックビットと第２組のチェックビットとの間で第１論理演 算を行なって兆候を形成し、そしてｅ）上記兆候をデコードして修正不能なエラ ーの有無を検出し、部分書き込み動作中に修正不能なエラーが検出された際に、 ｉ）上記第２組のチェックビットとバイト書き込みエラーコードとの間で第２の 論理演算を実行して第３組のチェックビットを発生し、 ｉｉ）データワードをメモリに書き込み、そしてｉｉｉ）上記第３組のチェック ビットをメモリに書き込んで、第３組のチェックビットとデータワードを関連付 けさせることを特徴とする方法。
11. １１．エラーを検出する方法において、ａ）メモリからデータワードを読み取り 、ｂ）上記メモリから読み取られたデータワードに関連した第１組のチェックビ ットをメモリから読み取り、ｃ）上記メモリから読み取ったデータワードから第 ２組のチェックビットを発生し、 ｄ）上記第１組のチェックビットと第２組のチェックビットとの間で第１の演算 を行なって兆候を形成し、そしてｅ）この兆候がバイト書き込みエラーコードに 対応する場合に欠陥部分書き込み動作を指示するという段階を具備することを特 徴とする方法。
12. １２．更に、 ｆ）上記兆候が修正不能なエラーを指示するエラーコードに対応する場合に修正 不能なエラーを指示するという段階を具備する請求項９に記載の方法。
13. １３．エラーを検出する装置において、ａ）メモリからデータワードを読み取る 手段と、ｂ）上記メモリから読み取られたデータワードに関連した第１組のチェ ックビットをメモリから読み取る手段と、ｃ）上記メモリから読み取ったデータ ワードから第２組のチェックビットを発生する手段と、 ｄ）上記第１組のチェックビットと第２組のチェックビットとの間で第１の論理 演算を行なって兆候を形成する手段と、ｅ）上記兆候をデコードして修正不能な エラーの有無を検出する手段と、 ｆ）上記修正不能なエラーが検出された後に、第２組のチェックビットとバイト 書き込みエラーコードとの間で第２の論理演算を行なって、第３組のチェックビ ットを発生する手段と、ｇ）修正不能なエラーが検出された後に、データワード をメモリに書き込むための手段と、 ｈ）修正不能なエラーが検出された後に、第３組のチェックビットをデータワー ドと共に書き込むための手段とを具備することを特徴とする装置。
14. １４．エラーを検出する装置において、ａ）メモリからデータワードを読み取る 手段と、ｂ）上記メモリから読み取られたデータワードに関連した第１組のチェ ックビットをメモリから読み取る手段と、ｃ）上記メモリから読み取ったデータ ワードから第２組のチェックビットを発生する手段と、 ｄ）上記第１組のチェックビットと第２組のチェックビットとの間で論理演算を 行なって兆候を形成する手段と、ｅ）上記兆候がバイト書き込みエラーコードに 対応する場合に欠陥メモリ動作を指示する手段とを具備することを特徴とする装 置。
15. １５．更に、 ｆ）上記兆候が修正不能なエラーを指示するエラーコードに対応する場合に修正 不能なエラーを指示するための手段を具備した請求項１４に記載の装置。
16. １６．上記第１の論理演算は、第１組のチェックビットと第２組のチェックビッ トとの間の排他的オア演算であり、そして上記第２の論理演算は、第２組のチェ ックビットとバイト書き込みエラーコードとの間の排他的オア演算である請求項 １３に記載の装置。
17. １７．バイト書き込みエラーコードと異なったビットを若干又は１つしかもたな いコードは、早期に検出された修正不能なエラーを検出する確率を高めるための 修正不能なエラーコードである請求項１３に記載の装置。
18. １８．バイト書き込みエラーコードと異なったビットを若干又は１つしかもたな いコードは、早期に検出された修正不能なエラーを検出する確率を高めるための 修正不能なエラーコードである請求項１５に記載の装置。
19. １９．上記データワードは６４ビットの長さであり、上記第１、第２及び第３組 のチェックビットの各組は８ビットの長さである請求項１３に記載の装置。
20. ２０．上記バイト書き込みエラーコードは０１１１１１１１であり、その最も左 のビットが最下位ビットでありそして最も右のビットが最上位ビットである請求 項１９に記載の装置。
21. ２１．データ処理システムに使用されるもので、エラー検出機能を有しているメ モリボードにおいて、ａ）メモリからデータワードを読み取る手段と、ｂ）上記 メモリから読み取られたデータワードに関連した第１組のチェックビットをメモ リから読み取る手段と、ｃ）上記メモリから読み取ったデータワードから第２組 のチェックビットを発生する手段と、 ｄ）上記第１組のチェックビットと第２組のチェックビットとの間で第１の論理 演算を行なって兆候を形成する手段と、ｅ）上記兆候をデコードして修正不能な エラーの有無を検出する手段と、 ｆ）上記修正不能なエラーが検出された後に、第２組のチェックビットとバイト 書き込みエラーコードとの間で第２の論理演算を行なって、第３組のチェックビ ットを発生する手段と、ｇ）修正不能なエラーが検出された後に、データワード をメモリに書き込むための手段と、 ｈ）修正不能なエラーが検出された後に、第３組のチェックビットをメモリに書 き込んで、第３組のチェックビットとデータワードを関連させる手段とを具備す ることを特徴とするメモリボード。
22. ２２．データ処理システムに使用されるもので、エラー検出機能を有しているメ モリボードにおいて、ａ）メモリからデータワードを読み取る手段と、ｂ）上記 メモリから読み取られたデータワードに関連した第１組のチェックビットをメモ リから読み取る手段と、ｃ）上記メモリから読み取ったデータワードから第２組 のチェックビットを発生する手段と、 ｄ）上記第１組のチェックビットと第２組のチェックビットとの間で論理演算を 行なって兆候を形成する手段と、ｅ）上記兆候がバイト書き込みエラーコードに 対応する場合に欠陥メモリ動作を指示する手段とを具備することを特徴とするメ モリボード。
23. ２３．更に、 ｆ）上記兆候が修正不能なエラーを指示するエラーコードに対応する場合に修正 不能なエラーを指示するための手段を具備している請求項２２に記載のメモリボ ード。
24. ２４．上記第１の論理演算は、第１組のチェックビットと第２組のチェックビッ トとの間の排他的オア演算であり、そして上記第２の論理演算は、第２組のチェ ックビットとバイト書き込みエラーコードとの間の排他的オア演算である請求項 ２１に記載のメモリボード。
25. ２５．バイト書き込みエラーコードと異なったビットを若干又は１つしかもたな いコードは、早期に検出された修正不能なエラーを検出する確率を高めるための 修正不能なエラーコードである請求項２１に記載のメモリボード。
26. ２６．バイト書き込みエラーコードと異なったビットを若干又は１つしかもたな いコードは、早期に検出された修正不能なエラーを検出する確率を高めるための 修正不能なエラーコードである請求項２３に記載のメモリボード。
27. ２７．上記データワードは６４ビットの長さであり、上記第１、第２及び第３組 のチェックビットの各組は８ビットの長さである請求項２１に記載のメモリボー ド。
28. ２８．上記バイト書き込みエラーコードは０１１１１１１１であり、その最も左 のビットが最下位ビットでありそして最も右のビットが最上位ビットである請求 項２７に記載のメモリボード。
29. ２９．データ処理システムに使用されるもので、エラー検出機能を有する少なく とも１つのメモリボードを備えたメモリシステムにおいて、 ａ）メモリからデータワードを読み取る手段と、ｂ）上記メモリから読み取られ たデータワードに関連した第１組のチェックビットをメモリから読み取る手段と 、ｃ）上記メモリから読み取ったデータワードから第２組のチェックビットを発 生する手段と、 ｄ）上記第１組のチェックビットと第２組のチェックビットとの間で第１の論理 演算を行なって兆候を形成する手段と、ｅ）上記兆候をデコードして修正不能な エラーの有無を検出する手段と、 ｆ）上記修正不能なエラーが検出された後に、第２組のチェックビットとバイト 書き込みエラーコードとの間で第２の論理演算を行なって、第３組のチェックビ ットを発生する手段と、ｇ）修正不能なエラーが検出された後に、データワード をメモリに書き込むための手段と、 ｈ）修正不能なエラーが検出された後に、第３組のチェックビットをメモリに書 き込んで、第３組のチェックビットとデータワードを関連させる手段とを具備す ることを特徴とするメモリシステム。
30. ３０．データ処理システムに使用されるもので、エラー検出機能を有する少なく とも１つのメモリボードを備えたメモリシステムにおいて、上記メモリボードは エラー検出機能を有していると共に、 ａ）メモリからデータワードを読み取る手段と、ｂ）上記メモリから読み取られ たデータワードに関連した第１組のチェックビットをメモリから読み取る手段と 、ｃ）上記メモリから読み取ったデータワードから第２組のチェックビットを発 生する手段と、 ｄ）上記第１組のチェックビットと第２組のチェックビットとの間で論理演算を 行なって兆候を形成する手段と、ｅ）上記兆候がバイト書き込みエラーコードに 対応ずる場合に欠陥メモリ動作を指示する手段とを具備することを特徴とするメ モリシステム。
31. ３１．更に、 ｆ）上記兆候が修正不能なエラーを指示するエラーコードに対応する場合に修正 不能なエラーを指示するための手段を備えた請求項２９に記載のメモリシステム 。
32. ３２．上記第１の論理演算は、第１組のチェックビットと第２組のチェックビッ トとの間の排他的オア演算であり、そして上記第２の論理演算は、第２組のチェ ックビットとバイト書き込みエラーコードとの間の排他的オア演算である請求項 ２９に記載のメモリシステム。
33. ３３．バイト書き込みエラーと異なったビットを若干又は１つしかもたないコー ドは、早期に検出された修正不能なエラーを検出する確率を高めるための修正不 能なエラーコードである請求項２９に記載のメモリシステム。
34. ３４．バイト書き込みエラーコードと異なったビットを若干又は１つしかもたな いコードは、早期に検出された修正不能なエラーを検出する確率を高めるための 修正不能なエラーコードである請求項３１に記載のメモリシステム。
35. ３５．上記データワードは６４ビットの長さであり、上記第１、第２及び第３組 のチェックビットの各組は８ビットの長さである請求項２９に記載のメモリシス テム。
36. ３６．上記バイト書き込みエラーコードは０１１１１１１１であり、その最も左 のビットが最下位ビットでありそして最も右のビットが最上位ビットである請求 項３５に記載のメモリシステム。