FI79620B - Minnessystem. - Google Patents

Description

! 79620

Muistijärjestelmä Tämä hakemus liittyy yleisesti sen tyyppisiin muistijärjestelmiin, joita on esitetty US-patenttijulkai-5 sussa 4 228 496 ja siitä jaetussa US-patenttihakemukses-sa nro 06/147309, joka on jätetty 6.5.1980.

Tämä keksintö liittyy muistijärjestelmään tietokonetta varten. Se liittyy erityisesti sen tyyppiseen sanoittaiseen, luku-kirjoitus- tai lukuhajasaantimuistiin, 10 jossa on puolijohdesääntiö, jossa on tietokenttä ja tiedon varmistuskenttä kunkin sanan tietovirheiden havaitsemiseksi. Keksintö soveltuu myös muihin muistisääntöihin kuin puolijohdesääntiöihin, esimerkiksi sydänmuisti ja muut bitintallennusvälinetyypit. Muistisana voi edustaa useam-15 paa kuin yhtä datasanaa tietyssä tietokoneessa.

Esillä oleva keksintö soveltuu sen tyyppiseen muistijärjestelmään, jossa prosessorimoduuli liittyy yhteen tai useampaan muistimoduuliin.

Esillä olevan keksinnön muistijärjestelmä sallii 20 datavirheiden, osoitevirheiden ja toimintavirheiden havait- ·-. semisen.

Tallennetun tiedon virheet voivat aiheutua yhden tai useamman bitin tarrautumisesta puolijohdemuistiin tallennettuun tietosanaan ja tällaiset virheet voidaan ha-25 väitä liittämällä tiedonvarmistuskenttä tallennetun sanan tietokenttään. Eri tyyppisiä virheitä voidaan havaita tie-donvarmistuskenttään liittyvillä koodeilla. Esimerkiksi :: merkkikoodilla, jollainen on esitetty US-patentissa nro 4 228 496, myönnetty 14.10.1980, (ja joka on esillä ole-„V 30 van hakemuksen hakijan nimissä) kaikki yhden bitin data- virheet voidaan havaita ja korjata, kaikki kanden bitin ·;·" datavirheet voidaan havaita ja jotkin virheet, joihin :: liittyy useampia kuin kaksi bittiä, voidaan havaita.

: : Muistijärjestelmän yleisen luotettavuuden lisäämi- 35 seksi on toivottavaa havaita osoitevirheet samoin kuin 2 79620 virheet tallennetussa datassa.

On tunnettua rakentaa itsevarmentava muisti-osoitedekooderi suoraviivaisella tavalla (kahdentamalla ja vertaamalla ulostuloja), mutta koko ja kustannukset 5 voivat tulla esteeksi kun muistin koko kasvaa. Siten 20 bitin osoitteessa on kaksi potenssiin 20 dekooderiulos-tuloa vaatien karkeasti kaksi potenssiin kahdeksantoista (noin 262000) integroitua piiriä vain vertaamiseen. Lisäksi todellisessa päämuistissa osoitedekoodaus suori-10 tetaan useilla tasoilla: ensin "moduulivertailu" yhden useista PC levyistä valitsemiseksi, sitten "rividekoodaus” yhden sanan valitsemiseksi muistivälineistä, sitten sisäiset X-Y dekooderit yhden yksittäisen bittialkion valitsemiseksi muistivälineistä. Tämä luo lisää ongelmia 15 muodostettaessa muistiosoitteen itsevarmistusoperaatiota.

Tyydyttävän osoitevirheen havaitsemisen aikaansaaminen mielekkäällä lukumäärällä integroituja piirejä on ollut ongelma aikaisemmassa tekniikassa.

Datavirheen havaitseminen ja/tai korjaaminen si-20 nänsä ei suojaa muistijärjestelmää toimintavirhettä vas-taan. Esimerkiksi, jos väylän sisältö johtaisi kirjoitus-käskyn tuottamiseen väärään aikaan, virhejärjestelmä tie-tokenttään juuttuneiden bittien havaitsemiseksi ei antaisi suojaa virheellisestä toimintakäskystä johtuvaa muisti-25 virhettä vastaan.

Korkean luotettavuuden aikaansaamiseksi muistijärjestelmälle on suotavaa varmistaa, että kunkin muistimoduulin toiminnat ovat tahdissa siihen liittyvän prosessori-: moduulin toimintojen kanssa.

Y: 30 Esillä olevan keksinnön ensisijainen tarkoitus on .V havaita osoitevirheet koodaamalla osoitepariteetti-infor- maatio kunkin muistipaikan tiedonvarmistuskenttään.

Lisäkohteena on havaita osoitevirheet dekoodaus-tekniikalla, joka ei vaadi osoitteen tallennusta osoite-:Y 35 virheen havaitsemiseksi.

Toinen lisäkohde on lisätä järjestelmätason luotet- 3 79620 tavuutta oleellisella määrällä, kuten 10-100 kertaiseksi, sisällyttämällä osoitepariteettibittimenetelmä jo olemassa olevaan tiedonvarmennuskoodin kehitysjärjestelmään niin, että osoitevirheen havaitseminen voidaan aikaan-5 saada oleellisesti ilman kustannuksia.

Esillä olevan keksinnön eräänä muuna kohteena on varmistaa, että kaikki muistimoduulit ja prosessorin muis-tinohjaus saavat samat käskyt.

Lisäkohteena on havaita kaikki toimintosarjan erot 10 prosessorin ja kaikkien muistimodulien välillä ja muodostaa keskeytys prosessorille, jos ero havaitaan.

Lisäkohteena on kehittää kussakin muistimoduulissa signaali, joka ilmaisee tämän muistimoduulin toimintatilan ja siirtää tämä signaali prosessorin toiminnanvarmistus-15 logiikkaan verrattavaksi prosessorimoduulin toimintojen tilaan.

Esillä olevan keksinnön vielä eräs kohde on yhdistää tietovirheen, osoitevirheen ja toimintavirheen havaitseminen muistijärjestelmässä järjestelmätason luotetta-20 vuuden lisäämiseksi.

Esillä olevassa keksinnössä prosessorimoduuli liittyy yhteen tai useampaan muistimoduuliin tavalla, joka sallii tietovirheiden, osoitevirheiden ja toimintavirhei-den havaitsemisen.

25 Esillä olevan keksinnön muistijärjestelmä sisältää prosessorin alijärjestelmän ja muistin alijärjestelmän.

Prosessorin alijärjesrelmä käsittää kartta/muisti-ohjauksen, virheenkorjauskoodilogiikan, toiminnanvarmen-: nuslogiikan ja muistijärjestelmän virhekooderin. Kaikki 30 nämä komponentit on sijoitettu fysikaalisesti muistijär-jestelmän prosessorin ali jär jestelmäosaan. Tämä rakenne varmistaa, että havaitaan kaapeloinnissa ja liittimissä syntyvät osoitevirheet, jotka muutoin saattaisivat jäädä havaitsematta, jos virheenkorjauskoodirakenne olisi si-35 joitettu muistimoduuleihin.

4 79620

Kukin muistimoduuli käsittää puolijohdemursti-sääntiön, ajoitus- ja ohjauslogiikan, ja väylät rnuisti-sääntiön yhdistämiseksi kartta/muistiohjaukseen ja virheenkor jauskoodilogiikkaan ja ajoitus- ja ohjauslogiikan yh-5 distämiseksi kartta/muistiohjaukseen.

Kullakin muistimoduulilla on myös toimintatila-väylä, joka on kytkettävissä prosessorimoduulin toiminnan-varmennuslogiikkaan ja toimintatilakone, joka liittyy toi-mintatilaväylään ja ajoitus- ja ohjauslogiikkaan signaa-10 Iin kehittämiseksi, joka indikoi muistimoduulin toimintatilat, ja tämän signaalin siirtämiseksi toiminnanvarmen-nuslogiikkaan verrattavaksi prosessorimoduulin toimintatilaan.

Esillä olevan keksinnön erityisessä suoritusmuo-15 dossa puolijohdemuistisääntiössä on kuusitoista databitti-asemaa ja kuusi varmennusbittiasemaa muodostaen kahdenkymmenenkahden bitin muistisanan.

Virheenkorjauskoodi on merkkikoodi, joka soveltuu kaikkien yhden databitin virheiden havaitsemiseen ja kor-20 jäämiseen ja kaikkien kahden databitin virheiden havaitse-miseen ja joidenkin databitti virheiden havaitsemiseen, joihin liittyy useampia kuin kaksi bittiä.

1 Esillä olevassa keksinnössä osoitepariteettiinfor- * maatio on koodattu kuuden bitin varmennuskenttään taval- 25 la, joka sallii virheenkorjauskoodilogiikan havaita kaikki yhden bitin osoitevirheet myös yhden bitin datavirheen läsnäollessa.

Esillä olevan keksinnön erityisessä suoritusmuo-: : dossa koodaus osoitevirheen havaitsemista varten tehdään Y: 30 vaiheittain. Ensimmäisessä vaiheessa 23 bitin osoitesana // koodataan 13 bitin pariteettipuuksi ja 10 bitin pariteet- ;*· tipuuksi kahden pariteettibitin tuottamiseksi erillisillä linjoilla. Nämä kaksi pariteettibittiä koodataan sitten yhdeksän bitin pariteettipuun yhdistyskaavan mukaisesti ;Y 35 kuuden bitin varmistuskentäksi. Siten 23 bitin osoite on koodattu kuuden varmistusbitin osana puolijohdemuisti- 5 79620 sääntiöön syötetyssä 22 bitin datakoodisanassa.

Seuraavassa lukutoiminnassa datakoodisana luetaan muistisääntiöstä ja yhdistetään äskettäin kehitettyihin lukuosoitteen pariteettibitteihin, jotka on siirretty var-5 mistusbittikomparaattoriin. Varmistusbittikomparaatto-rissa nämä kaksi osoitepariteettibittiä yhdistetään luettuun datakoodisanaan oireyhtymän kehittämiseksi oireyh-tymäväylälle, joka osoittaa virheen tyypin, jos sellainen on.

10 Koska, kuten yllä on mainittu, virheenkorjauskoodi sinänsä ei suojaa virheitä vastaan, jotka seuraavat väärästä toiminnasta, kuten esimerkiksi virheellisestä kir-joituskäskystä, esillä oleva keksintö sisältää toiminta-tilamekanismin kussakin toimintamoduulissa signaalin ke-15 hittämiseksi, joka indikoi tämän muistimoduulin toimintatiloja. Tätä kehitettyä signaalia verrataan sitten signaaliin, joka edustaa prosessorimoduulin toimintatiloja ja toiminnanvarmistuslogiikka havaitsee kaikki erot toi-mintatiloissa ja muodostaa virhesignaalin, joka johtaa 20 keskeytykseen, jos näiden kahden signaalin välillä on jo-kin looginen ero.

Muistijärjestelmälaitteet ja menetelmät, jotka si-sältävät yllä kuvatun rakenteen ja tekniikat ja jotka ovat toiminnaltaan tehokkaita, kuten yllä on kuvattu, 25 muodostavat muita tämän keksinnön erityisiä kohteita.

Esillä olevan keksinnön toiset ja muut kohteet ilmenevät seuraavasta selityksestä ja patenttivaatimuksista ja ne on havainnollistettu oheisissa piirustuksissa, . : : jotka esimerkinomaisesti esittävät esillä olevan keksin- :Y: 30 nön edullisia suoritusmuotoja ja niiden periaatteita ja niitä tapoja, joiden nyt on harkittu olevan parhaita näiden periaatteiden soveltamiseksi. Keksinnön muita suori---·[ tusmuotoja, jotka edustavat samoja tai samankaltaisia periaatteita voidaan käyttää ja alan ammattimiehet voi-·;*·· 35 vat tehdä rakenteellisia muutoksia tarpeen mukaan poikkea matta esillä olevasta keksinnöstä ja oheisten patenttivaatimusten piiristä.

6 79620

Oheisissa piirustuksissa kuvio 1 on esillä olevan keksinnön yhden suoritusmuodon mukaisesti konstruoidun muistijärjestelmän lohko-kaavio, 5 kuvio 2 esittää kuviossa 1 esitetyn muistijärjes telmän muistimoduuliosan lisäyksityiskohtia, kuvio 3 on esitys kuviossa 1 esitetyn muistijärjestelmän toiminnanvarmistuslogiikkaosan toimintatila-koneesta ja vertailulogiikasta, kuviot 4A-4F ovat tila-10 konediagrammeja tilakoneille, jotka on sisällytetty kuvion 1 muistin alijärjestelmän toiminnanvarmistuslogiik-kaan ja prosessorin alijärjestelmän kartta/muistinohjauk-seen, kuvio 5 on diagrammi kuviossa 1 esitetyn muisti-15 järjestelmän virheenkorjauskoodilogiikassa 15 käytetystä osoitepariteettibittibeneraattorista ja varmistusbitti-‘I generaattorista. Kuvio 5 esittää myös logiikkayhtälöt kah delle varmistusbittigeneraattorissa käytetylle 9 bitin ·*' pariteettipuulle, 20 kuvio 6 esittää kuviossa 1 esitetyn muistijärjes- telmän virheenkorjauskoodiosaan sisällytetyn varmistus-bittikomparaattorin, kuvio 7 esittää yksityiskohtia kuvion 3 toiminta-tilakoneesta 67, ja 25 kuvio 8 esittää yksityiskohtia kuvion 2 toiminta- tilakoneesta.

Esillä olevan keksinnön yhden suoritusmuodon mu-kaisesti konstruoitu muistijärjestelmä on merkitty kuviossa 1 yleisesti viitenumerolla 11.

30 Muistijärjestelmä on sisällytetty US-patenttissa nro 4 228 496, joka on myönnetty 14.10.1980 ja on saman hakijan nimissä kuin esillä oleva hakemus, esitetyn kaltaiseen moniprosessorijärjestelmään. Tämä US-patentti-julkaisu nro 4 228 496 esitetään täten tämän hakemuksen 35 viitejulkaisuna ja siihen viitataan jatkossa "viitepatent-tina".

7 79620

Esillä olevan keksinnön muistinohjausjärjestelmällä on erityistä käyttöä viitepatentissa esitetyn kaltaisissa moniprosessorijärjestelmissä, mutta sen käyttö ei rajoitu tällaisiin järjestelmiin. Esillä olevan keksinnön muisti-5 järjestelmällä on käyttöä myös yksiprosessorijärjestelmässä.

Esillä olevan keksinnön muistijärjestelmää kuvataan nyt viitaten tämän hakemuksen piirustusten kuvioon 1 ja kuvioihin 2-8. Tämän hakemuksen kuvio 1 vastaa yleisesti 10 viitepatentin kuviota 34.

Kuviossa 1 esitetty muistijärjestelmä käsittää kart-ta/muistinohjauksen 13, virheenkorjauskoodilogiikan 15 ja toiminnanvarmistuslogiikan 17 ja muistijärjestelmän virhe-kooderin 37, jotka kaikki on fysikaalisesti sijoitettu 15 muistijärjestelmän prosessorin alijärjestelmäosaan (kuten on kaaviollisesti ilmaistu katkoviivasta 19 ylöspäin osoittavalla nuolella), ja yhden tai useampia muistimoduuleja 21, jotka on fysikaalisesti sijoitettu muistin alijärjestelmään (kuten on kaaviollisesti ilmaistu katkaisuviivasta 20 19 alaspäin osoittavalla nuolella).

Kartta/muistinohjaus 13 on liitetty keskusproses-soriyksikköön (CPU) 23 väylällä 27, joka käsittää data-, loogiset osoite-, ja ohjauslinjät, ja prosessorin alijärjestelmän sisääntulo/ulostulo-(I/O)-kanavan 25, kuten on 25 esitetty kuviossa 1. I/O-kanava 25 on liitetty kartta/- muistinohjaukseen 13 väylällä 29, joka myös käsittää data-, loogiset osoite-, ja ohjauslinjat.

Kuviossa 1 esitetyssä erityisessä suoritusmuodossa keskusprosessoriyksikkö 23 vastaa yleisesti viitepa-30 tentin kuviossa 34 esitettyä CPU:ta 105 ja kuvion 1 I/O - kanavaa 109.

Virheenkorjauskoodilogiikka 15 liittyy kartta/muis-tinohjaukseen 13 dataväylällä 31 ja osoiteväylällä 33. Virheenkorjauskoodilogiikan ulostulolinjät 35 ja 36 on 35 kytketty mjistijärjestelmän virhekooderiin 37.

8 79620 l

Ulostulolinja 35 merkitsee "korjaamatonta virhettä" kun taas ulostulolinja 36 merkitsee "korjattavissa olevaa virhettä".

Toiminnanvarmistuslogiikka 17 on liitetty kart-5 ta/muistinohjaukseen 13 ohjausväylällä 39. Toiminnanvarmistuslogiikka 17 on liitetty myös muistijärjestelmän virhekooderiin 37 toiminnanvarmistusvirhelinjalla 41.

; Muistijärjestelmän virhekooderilla 37 on muisti- järjestelmän virheulostuloväylä 43,joka on puolestaan lii-10 tetty CPU:hun 23 ja sisääntulo/ulostulokanavaan 25, kuten on esitetty kuviossa 1.

Kullakin muistimoduulilla 21 on viisi väyläliitän-tää, jotka liittävät muistimoduulin 21 kartta/muistinoh-jaukseen 13, virheenkorjauskoodilogiikkaan 15 ja toimin-15 nonvarmistuslogiikkaan 17. Siten kukin muistimoduuli 21 | ’ on liitetty virheenkorjauskoodilogiikkaan 15 kaksisuun- :: täisellä dataväyIällä, joka käsittää kaksi yksisuuntais ta dataväylää, sisääntulo(kirjoitus)dataväyIän 45 ja ulos-tulo (luku) dataväylän 47.

20 Kukin muistimoduuli 21 on liitetty kartta/muistin- ohjaukseen 13 osoiteväylällä 33.

Kullakin muistimoduulilla 21 on toimintatilalinja 53, joka on liitetty toiminnanvarmistuslogiikkaan 17.

Kukin muistimoduuli 21 on liitetty myös kartta/-25 muistinohjaukseen 13 ohjausväyIällä 39. Ohjausväylä 39 käsittää seitsemän linjaa. Vain viisi linjoista menee toiminnanvarmistuslogiikkaan 17, kuitenkin kaikki ohjaus-väylän 39 seitsemän linjaa on liitetty kuhunkin muistimoduuliin 21. Bittien lukumäärä ohjausväylällä 39 ja - - 30 muilla väylillä, jotka on esitetty piirustusten useissa kuvioissa, on ilmaistu pienillä numeroilla, jotka liittyvät väylälinjoilla oleviin vinoviivoihin.

Kuviossa 1 esitetty muistijärjestelmä sisältää neljä tärkeää toimintoa, jotka toimivat sanaosoitteella saata-35 vissa olevien tietojen tallennuksen ja haun perustoimintojen, yksittäisten datavirheiden korjauksen ja kaksoisdata- 9 79620 virheiden havaitsemisen, kuten on kuvattu viitepatentis-sa, sen yhteydessä ja lisäksi. Näitä toimintoja kuvataan yksityiskohtaisemmin myöhemmin tässä hakemuksessa.

Ensimmäinen toiminta on osoitevirheen havaitsemi-5 nen, jonka suorittaa virheenkorjauskoodilogiikka 15 yhdessä muistimoduulin 21 kanssa. Osoitevirheen havaitseminen varmistaa, että havaitaan kaikki virheet osoitteen-siirrossa, vertailussa, ja havaitsemislogiikassa, jotka ilmenevät muistipaikan kirjoittamisen ja lukemisen vä-10 Iillä. Tämän toiminnan suorittava rakenne on fysikaalisesti sijoitettu prosessorin alijärjestelmään. Tämä rakenne varmistaa, että havaitaan osoitevirheet, jotka lisäksi ilmenevät kaapeloinnissa ja liittimissä ja jotka muutoin saattaisivat jäädä havaitsematta, jos tämä rakenne olisi 15 sijoitettu muistimoduuleihin.

Toinen toiminta on signaalin kehittäminen muistimoduulissa 21, jota signaalia käytetään toimintavirheen havaitsemiseen. Tämä toiminta on muodostettu toimintatila-konelogiikalla, joka on sijoitettu muistimoduuliin 21.

20 Kolmas toiminta on toimintavirheen havaitseminen, jonka suorittaa toiminnanvarmistuslogiikka 17 yhdessä muistimoduulin 21 kanssa.

Neljäs toiminta on osoitevirheen havaitsemisen ja muistitoimintavirheen havaitsemisen yhdistelmä.

25 Kuvio 2 esittää lisää yksityiskohtia muistimoduu- - lista 21, joka käsittää puolijohdemuistisääntiön 55 ja ulostulosalvan 57.

Muistimoduuli 21 sisältää myös ajoitus- ja ohjaus-logiikan 59 ja toimintatilakoneen 61.

30 Ajoitus- ja ohjauslogiikka 59 on liitetty toimin- tatilakoneeseen 61, puolijohdemuistisääntiöön 55 ja ulos-tulosalpaan 57 väylällä 63, joka käsittää ohjaussignaali-linjat.

Puolijohdemuistisääntiö 55 liittyy ulostulosalpaan 35 57 väylällä 65, joka käsittää datalinjat.

10 79620

Viitaten jälleen kuvioon 2 ensimmäinen muistimoduulin 21 toiminta on tallennustoiminta; puolijohde-muistisääntiö 55 yhdessä ulostulolukkopiirin 57 ja ajoitus- ja ohjauslogiikan 59 kanssa muodostavat tallennus-5 toiminnan datan tallentamiseksi ja noutamiseksi. Muistimoduulin tallennustoiminnan kolme perustoimintaa ovat luku, kirjoitus ja verestäminen.

Muistimoduulin 21 toinen toiminta, toiminnanvar-mistustoiminta, käyttää toimintatilakonetta 61. Jos esiin-10 tyy (1) unohdettu toiminta, (2) nollatoiminta - ei luku, ei kirjoitus, ei verestäminen, ja aloitus, (3) monta toimintaa, esimerkiksi luku ja kirjoitus ja aloitus, tai (4) virheellinen toiminta, esimerkiksi luku kirjoituksen sijasta ja aloitus, niin toimintatilakone 61 muuttaa tilaa 15 järjestyksessä, joka on erilainen kuin toimintatilakoneen 67 järjestys kuvion 3 toimintatilalogiikassa 17.

Tämä toinen toiminta muodostaa signaalit, jotka edustavat toimintatilakoneen 61 tilaa kussakin muistimoduulissa toiminnanvarmistuslogiikkaan 17 muistimoduu-20 Un 21 toiminnan varmistamiseksi. Toimintatilakone 61 kehittää ajoitus- ja ohjauslogiikan 59 kulloistakin tilaa edustavien signaalien perusteella signaalin, joka indikoi muistimoduulin ajoitus- ja ohjaussignaalien tilaa, (luku-, kirjoitus-, ja verestyssignaalit järjestyksessään) joka 25 siirretään toimintatilalinjaa 53 toiminnanvarmistuslogiikkaan 17 (katso kuvio 1). Linjalla 53 siirretty signaali sallii toiminnanvarmistuslogiikan 17 suorittaa toiminnan-: : varmistuksen, kuten kuvataan myöhemmin tässä hakemuksessa.

Kuten kuviossa 3 on esitetty, toiminnanvarmistus-30 logiikka 17 käsittää toimintatilakoneen 67 ja vertailu-logiikan 69. Toimintatilakone 67 on liitetty vertailu-logiikkaan 69 linjalla 71 vertailutilabitin siirtämiseksi vertailulogiikkaan 69.

Kuten kuviossa 7 on esitetty toimintatilakone 67 35 käsittää logiikkafunktion 63 ja tilarekisterin 70. Ohjaus-väylä 39 syöttää sisääntulot logiikkafunktioon 68. Väylä 11 79620 72 yhdistää logiikkafunktion tilarekisteriin 70 ja väylä 74 syöttää takaisin signaalit tilarekisteristä logiikkafunktion 68 sisääntuloon. Linja 76 ohjausväyIästä 39 syöttää kellosignaalin tilarekisteriin 70.

5 Logiikkafunktio 68 toteuttaa kuvioiden 4A-4F tila- diagrammin seuraavan tilafunktion.

Erityisessä toteutuksessa tilarekisteri käsittää viisi kiikkua vallitsevan tilan tallentamiseksi samalla kun logiikkafunktio 68 laskee seuraavaa tilaa.

10 Kuten tiladiagrammeissa 4A-4F on esitetty, seuraa- va tila missä tahansa kierrossa riippuu vallitsevasta tilasta ja vallitsevan kierron tyypistä. Neljä väylällä 39 olevasta viidestä signaalista määrittää kierron tyypin ja jäljelle jäävä signaali on kello.

15 Toimintatilakoneet 67 ja 61 ovat identtisiä. Toi- mintatilakone 61 eroaa kuitenkin toimintatilakoneesta 67 signaalin suhteen, joka on läsnä vastaavasti sisääntulossa 50 ja 40. Tiettyjen kiertojen yhteydessä (nolla, moniker-tatyyppi) se on tunnettu virhetila ja tilakone muuttaa ti-20 laa epäsuorasti tilan "C" kautta (katso kuviot 4E ja 4F) "lukitus"tilaan, joka säilytetään palautukseen asti. "Lukitus" tiloja on varsinaisesti kaksi A ja B. Jos tilakone on toiminnanvarmistuslogiikassa 17 (MCB 10=1 linjalla 40) tilakone suorittaa siirron tilaan A ja jos se on muisti-25 moduulissa 21 (MEM 10=0 linjalla 50) se menee tilaan B.

Jos toimintatilakone 67 ja toimintatilakone 61 ovat molemmat vastaavissa lukitustiloissaan niin vertailutilabitti ja toimintatilabitti muistimoduulista eroavat aiheuttaen toiminnanvarmistusvirheen.

30 Vertailulogiikka 69 (katso kuv. 3) tarkistaa toimin- tatilabitin muistimoduulista linjalla 53 vertailutilabittiä vastaan toimintatilakoneesta 67 linjalla 71. Vertailulogiikka 69 kehittää signaalin linjalla 41, joka ilmaisee ovatko linjoilla 53 ja 71 olevat kaksi sisääntulosignaalia 35 loogisesti samanlaiset vai eivät. Jos ne eivät ole loogisesti samanlaiset, ulostulosignaali linjalle 41 osoittaa, 12 79620 että toimintatilakone 67 ei ole yhtä mieltä toimintatila-koneen 61 kanssa muistimoduulissa 21 (katso kuvio 2) ja identifioidaan toimintavirhe. Huomaa, että mikä tahansa toimintavirhe on korjaamaton siten toiminnanvarmistus-5 virhe saa muistijärjestelmälinjät 43 ilmoittamaan muisti-järjestelmän virhekooderin 37 kautta, että korjaamaton muistivirhe on tapahtunut.

Virheettömässä toiminnassa signaalit linjoilla 53 ja 71 eivät ole loogisesti erilaisia. Jos ne kuitenkin 10 ovat loogisesti erilaisia identifioidaan toiminnanvarmis-tusvirhe ja muistijärjestelmän virhekooderi 37 tuottaa virhesignaalin. Kuten alla tullaan yksityiskohtaisemmin kuvaamaan toiminnanvarmistus tiettyä muistimoduulia varten suoritetaan vain tämän muistimoduulin lukujakson aikana. 15 Toimintatilakoneen 61 ja toiminnanvarmistuslogiikan 17 yhdistetty toiminta suojaa useita tekijöitä vastaan mu-- kaanlukien ohjainvirheet, vastaanotinvirheet ja kaapeli- virheet, jotka aiheuttavat vääriä muistimoduulitoimintoja.

Se suojaa myös muistimoduulihäiriöitä vastaan, jotka estä-20 vät minkä tahansa moduulitoiminnon.

: Kuviot 4A-4F ovat diagrammeja, jotka osoittavat tilat, joiden kautta prosessorin alijärjestelmän toiminta-tilakone 67 ja muistimoduulin toimintatilakone 61 kulkevat muistin alijärjestelmän sarjassa niihin syötetyistä .. 25 sisääntulosignaaleista riippuvaisesti. Kuvio 1 4A-4F ovat tilasiirtymäkerroksia yhdelle tilakoneelle. Ne on esitet-ty erillään, kuten on esitetty yksityisissä kuvioissa 4a, 4B jne. kunkin erityisen siirtymisen ymmärtämisen helpottamiseksi. Siten esimerkiksi tila 6 on sama kaikille jak-30 soille ja kaikille kuvioille 4A-4F.

Kuvio 4A esittää verestämisjakson aiheuttamat tilasi irtymät.

Kuvio 4B esittää tilasiirtymät kirjoitusjaksoa varten.

35 Kuvio 4C esittää tilasiirtymät lukujaksoa varten.

13 79620

Kuvio 4D esittää tilasiirtymät palautusjaksoa varten.

Kuvio 4E esittää tilasiirtymät muita jaksoja varten, jotka ovat tunnettuja virhetiloja, jos sisääntulo-5 signaali 40 tai 50 on looginen nolla.

Kuvio 4F esittää tilasiirtymät muita jaksoja varten, jotka ovat tunnettuja virhetiloja, jos sisään-tulosignaali 40 tai 50 on looginen ykkönen.

Kuviota 4D katsottaessa palautusjakson jälkeen kaik-10 ki koneet ovat tilassa nolla. Katsoen nyt kuviota 4A ve-restysjaksosta riippuvaisesti tilakoneet vaihtaisivat tilaa tilasta nolla tilaan 6.

Jos suoritetaan jatkettuja verestysjaksoja, niin jatketut tilakonesiirtymät jatkuisivat, kuten on osoitet-15 tu nuolilla kuviossa 4A. Toisin sanoen seuraava siirtymä olisi tilasta 6 tilaan 10, seuraava siirtymä olisi tilasta 10 tilaan 1 jne. viitaten edelleen kuvioon 4A, jos tilasta nolla aloittamisen ja tilan muuttamisen tilaksi 6 jälkeen (kuten yllä on kuvattu) niin seuraava jakso on kir-20 joitusjakso (kuten kuviossa 4B on esitetty) niin kaikki tilakoneet muuttavat tilaa tilasta 6 tilaan 9.

Kuviot 4C-4F voidaan tulkita samalla tavoin kuin kuviot 4A ja 4B.

Kuviot 5 ja 6 ovat yksityiskohtaisia kuvia kuviossa 25 1 esitetyn virheenkorjauskoodilogiikan 15 eri osista.

Kuvio 5 esittää yksityiskohtia osoitepariteetti-bitin kehityksestä ja varmistusbitin kehityksestä gene-raattoriyksikössä 73.

16 databittiä ja kuusi varmistusbittiä siirretään 30 virheenkorjauskoodilogiikasta 15 muistimoduuleihin 21 väylää 45 pitkin (katso kuvio 1). Tulisi huomata että, vaikka erityisessä kuvattavassa suoritusmuodossa on kuvattu 16 databittiä ja kuusi varmistusbittiä, järjestelmä soveltuu käytettäväksi myös kumpiakin ollessa enemmän tai vähemmän 35 yksittäisen virheen korjauksen ja kaksoisvirheen havaitsemisen merkkikoodien periaatteiden mukaisesti.

i4 79620

Kuvion 5 alemmassa osassa esitetyn varmistus-bittigeneraattorin 86 9 bitin pariteettipuut on periaatteessa rakenteeltaan ja toimintatavaltaan samanlaiset kuin viitepatentin kuviossa 38 esitetyt 8 bitin 5 pariteettipuut, paitsi että ylimääräinen sisääntulo on lisätty kuhunkin pariteettipuuhun ja sisällytetty logiikkayhtälöihin. Kuitenkin kuviossa 5 esitetty to-tuustaulukko poissulkevalle TAI toiminnalle pätee sekä 8-bitin että 9-bitin pariteettipuutoteutukselle.

10 Linjoille 81 ja 79 tuotetut vasemmanpuoleisin ja oikeanpuoleisin pariteettibitti perustuvat osoitteeseen. Kuviossa 5 esitetty osoitepariteettibittigeneraattori 84 käsittää 10 bitin pariteettipuun 75 osoitebittejä 1-10 varten ja 13 bitin pariteettipuun 77 osoitebittejä 11-23 15 varten. Pariteettipuu 75 kehittää oikeanpuoleisimman osoitepariteettibitin linjalle 79, joka menee varmistus-bittigeneraattoreihin 0, 1 ja 3. 13-bitin pariteettipuu 77 kehittää vasemmanpuoleisimman osoitepariteettibitin : linjalle 81 ja tämä linja 81 syöttää tämän bitin varmis- 20 tusbittigeneraattoreihin 2, 4 ja 5.

Generaattori 86 tuottaa kuusi varmistusbittiä väylän 45 osalle 80 tallennettavaksi kuvion 2 muisti-sääntiöön 35. Näitä varmistusbittejä käytetään yhdessä 16 databitin kanssa kaikkien yksittäis- ja kaksoisbitti-25 muistivirheiden havaitsemiseksi ja joidenkin kolmen tai useamman bitin muistivirheiden havaitsemiseksi. Kuutta varmistusbittiä käytetään myös 16 databitin yhteydessä yksittäisten databittivirheiden korjaamiseen. Tämä toimintatila on sama kuin viitepatentin kuvion 38 yhtey-30 dessä kuvattu.

Nämä kaksi linjaa 79 ja 81 käsittävät osoitepari-': teetti-informaatiota, joka on koodattu kuudeksi varmis- tusbitiksi kirjoitusoperaatiossa, kuten aiemmin on selitetty. Seuraavan lukutoiminnon aikana linjat 79 ja 81 kä-35 sittävät osoitepariteetti-informaatiota, joka perustuu osoitteeseen kuluva LUKU toimintaa varten. Nämä linjat is 79620 (79 ja 81) on varmistettu muistimoduuleista luettua, kuudeksi bitiksi koodattua osoitepariteetti-informaatiota vastaan ja jos osoitepariteetti-informaation havaitaan eroavan annetaan korjaamatonta muistivirhettä tarkoitta-5 va signaali.

Tyypillinen osoitevirhe, jonka tämä keksintö havaitsisi on juuttunut osoitebitti osoiteväylällä 58 (katso kuvio 2) tai juuttunut osoitebitti itse muistimoduulin sisällä. Sana voidaan kirjoittaa paikkaan 0 yhdessä 10 osoitepariteetti-informaation kanssa osoitetta 0 varten.

Jos väylään 58 on juuttunut viimeinen merkitsevä osoite-bitti paikkaan 0 niin LUKU-operaatio osoitteeseen 1 väylällä 33 siirtäisi osoitteen 0 väylällä 58. Luetut kuusi varmistusbittiä sisältävät koodin 0:n osoitepariteettia 15 varten. Virheenkorjauskoodi (ECC) logiikka 15 osoittaa osoitevirheen.

Kuvio 6 esittää kuviossa 1 esitetyn virheenkorjaus-koodilogiikan 15 varmistusbittikomparaattorin 83 yksityiskohtia.

20 Varmistusbittikomparaattorissa 83 on kolme sisään tuloa linjat 79 ja 81 (katso kuvio 5) ja lukudataväylä 47. Varmistusbittikomparaattorilla 83 on yksi ulostulo 85, joka on oireyhtymäväylä.

Varmistusbittikomparaattorissa 83 lukudataväylän 25 47 16 databittiä liitetään pariteettipuihin, kuten on ku vattu ja lukudataväylän 47 kuusi varmistusbittiä liitetään samalla tavoin pariteettipiiriin kuten on esitetty.

Pariteettipuut 87 toimivat samalla tavoin kuin vii-tepatentin kuviossa 39 esitetyt pariteettipuut 505 sitä 30 seikkaa lukuunottamatta, että pariteettipuut 87 ovat 10 bitin pariteettipuita kun taas pariteettipuut 505 ovat 9 ;·: bitin pariteettipuita.

Esillä olevan keksinnön mukaisesti lukujaksossa linjat 79 ja 81 osoittavat sen osoitteen pariteetin, jota lue-35 taan. Jos tämä ei ole yhtäpitävä varmistusbitteihin koodatun osoitepariteetin kanssa niin oireyhtymäväyIälle 85 i6 79620 kehitetään koodi osoitevirheen ilmaisemiseksi.

Kuviossa 6 esitettyä varmistusbittikomparaattoria 3 käytetään ainoastaan lukujakson aikana. Kuvion 5 osoite-pariteettibittigeneraattoria 84 käytetään sekä luku- et-5 tä kirjoitusjaksojen aikana. Kuviossa 5 esitettyä var-mistusbittigeneraattoria 86 käytetään ainoastaan kirjoitus jakson aikana.

Kuviossa 1 esitetty virheenkorjauskoodilogiikka 15 sisältää oireyhtymädekooderin, joka vastaanottaa sig-10 naalin oireyhtymäväylältä 85 (katso signaaleja oireyhty-mäväylällä 85 kuviossa 6) ja oireyhtymädekooderi on sama kuin viitepatentin kuviossa 40 esitetty oireyhtymädekooderi .

Virheenkorjauskoodilogiikka 15 sisältää myös bitti-15 komplementterin, jota ei ole esitetty tämän hakemuksen : piirustuksissa, mutta joka suorittaa saman tehtävän kuin viitepatentin kuviossa 41 esitetty bittikomplementteri.

Oireyhtymäkoodia, joka siirretään oireyhtymäväy-Iällä 83# käytetään esillä olevassa keksinnössä identifi-20 oimaan osoitevirheet samoin kuin datavirheet. Kahta moni-virheulostuloa, jotka on saatu viitepatentin kuviossa 40 esitetystä oireyhtymädekooderista 485, käytetään nyt esillä olevassa keksinnössä havaitsemaan nämä virheet.

Seuraava taulukko 1 luettelee 6-bitin oireyhtymä-25 koodin 64 mahdollista arvoa ja antaa esillä olevassa keksinnössä käytetyn tulkinnan kullekin mahdolliselle arvolle.

ί 17 79620

S I

(Ο ·Η ΓΊ Λί •Η * in in tn tn tn (tsto toto to tn — c -H Η -H H H M — -H -H -H -H -H 0) φ 00 O 00 I td O 00 — 0 04-1 tu toto tn toto -h-h tn tn « ή tn tn -h .rs Λί Λί,ν sh ϋ .¾ ,¾ c o H rtJftJ (d ordrdHOHfdCMfd<dO<dcn*r<dtn •H ΟΛΛβ,ϋίΚΗ,ϋϋΗ EOAiHJi^ o > — QQ — — Q— c — o·— — — - 00-- tn

Ui OHOHOHOHOHO HOHOHOHOHO

••a*

Ui o O —I r—lOOr—I H O O r-I I—I O O I—li—I O O I—If—IO

o

t/3 OOOO'—1'—1'—1'—IOOO Or—IrHiHr—ΙΟΟΟΟι—I

(N

CO o H o CO OOOOOOOOOOO OOOOOt—IrHi—II—II—(

- O

4->

•H

H fl

0 H

0 O -P

X 44 G

X :¾ -H — 3 ε m :to •-H >1 -m 4-1 2 4-> -H 4-> td ä tn a> — — — — — — — — — — Επ>^ tn toto tn tn — tn tn toto tn

φ Ö p -H -H -H -H -H Q) -H -H -H -H -H

PCI) -H O OO 004-10 O 00 o •h<d> tn toto in tn ·η tn tn tn tn tn O £ xxx x x o X x ·* μ -h td td td td td tn td <d tdtd <d H φίη^Λ^ο,^,^ΟηΐΛίΛ: > — uu — o — — QU — — — — QQ — u — — Q — tn

CO Oi—IOi—IOi—IOi—IOt—IO HOHOHOHOHO

Ui OO'—li—IOOi—I»—(OOi—I i—lOOi—li—IOOi—li—IO

O

CO OOOOl—II—II—II—IOOO Oi—li—Ιι—Ιι—ΙΟΟΟΟι—I

: CM

CO O O OH o

i—I

CO OOOOOOOOOOO OOOOOHHHHH

O

CO O O o o o ie 79620 •n

•P

tn tn mmm m β ή ή ·η ·ρ ·Ρ ή Φ Ο O ~ o O s- ο ο Φ en m ·η in m ·η tn -η ·π m X! X X C * * β * β β * Ρ Φ «ΟιηΛΛΟιίΟΟυ •η χ *ε·-ι**ε*εε* m

CO lp Ο i—I O I—I Ο ι—1 Ο ι—I Ο ι—I

*3"

ϋΐ O ι—Ir-IOOi—li—IOOr-4i—I

Π tn r-i fHiHOOOOr—ΙγΗΉιΗ ΓΊ tn ή i—»·.

Φ i—I

O CO Ή ι—I f—1 ι—I ι—I r-4 r—| ι—I i—I i—I i—I

X

---'-+> (L> (0 -β

-n O P

; w en Ή -P

: > rp φ

-P

O ·Η ·Ρ X +j 0 x β to

3 -P I O

- - r—I β ·Η

. ‘ 3 ·η * -H

β rl * β EH W -P ~ 4-> rtm n tn mm

β X Mfl -H -H *P *P ·Ρ ·—. I

Q) I -H O O O O O — :«J 0) -H

<0 -H to toin tn oi to -H tn X β

Λ fi :0 XX X * * 3 tn M O

PO* (tjttj β töttJO :<ö ·Η ε •h ε*^**ιηνο*Γ-** ε ε >

> -~-Q Q '— Q ^ — >, ·Ρ -P

4-> 4-> <0 £1 4-> Φ 4-> 0) Φ «ttj Ή β β -β ID φ 4-» β3 Ρ I Ρ Ρ - CO Ή Οι—ΙΟιΠΟΉΟιΡοΉ Ρ -Ρ ID *4 Ή *4 ¢1 Ή :: ·Η<ο3>4-)>4β> OÄ4-»tn4-»tnptn :β Ρ Μ ·Ρ ·Ρ ·Ρ ·Ρ ·Η ^ Ρ ·Ρ ·Ρ Ο Λ Ο > Ο eno γηηοοι-ηηοοιΗγΗ :β > ε tn β tn ·ρ tn :φ ρ * 4-ΐ * β * - ε·Η·β·β·βιβο·ο 3φ>*χ}*ε*

m X

tn r-l r-4r—ΙΟΟΟΟι—IrHf—Ir—I 31 I I I I I I

" t—I

..: β (Μ Φ tn 1-4 4-1 to ··

rH :<0 :(0 :t0 :(0 :(0 ifO

iH ·ιΗ ·ιΗ ·Η *»H ·Η ·Η ·Η 03 *Η γΗρΗγ—i·—f r—ί r-Η γΉ ί—I (—I ι-l «p -p p p p p p

Cppppppp • <J> ·Η ·Η *H ·Η ·Η *H ·Η ρρρρλλλλ Ο Ρ

03 O OiOrHCMfO^tnvO

i9 79620

Esillä olevan keksinnön mukaisesti konstruoitu datavirheenilmaisu- ja korjausjärjestelmä havaitsee ja korjaa kaikki yhden bitin data- tai varmistusbittivirheet, havaitsee kaikki kahden bitin data- ja varmistusvirheet 5 ja havaitsee jotkin data- ja varmistusvirheet, joihin liittyy useampia kuin kaksi bittiä. Esillä oleva keksintö havaitsee myös kaikki yhden bitin osoitevirheet ja havaitsee jotkin monibittiset osoitevirheet myös yhden bitin data-tai varmistusvirheiden läsnäollessa. Osoitevirheitä ei kor-10 jata. Toimintavirheet, ts. erot toimintatilakoneen muistimoduulien 21 ja toiminnanvarmistuslogiikan 17 toimintatilakoneen tilojen välillä, havaitaan myös.

Yllä kuvattu muistijärjestelmän 11 toiminta data-virheiden havaitsemisessa ja korjaamisessa on periaattees-15 sa sama kuin viitepatentissa kuvatulla ja esitetyllä samanlaisella rakenteella. Katso palstalta 72 riviltä 53 palstalle 78 riville 52. Esillä olevan keksinnön niiden osien yksityiskohtaista kuvausta, jotka vastaavat niitä, jotka on esitetty ja kuvattu viitepatentin tässä osassa, 20 ei toisteta tässä hakemuksessa. Tulisi huomata, että esillä olevassa keksinnössä virheenkorjauskoodilogiikka on sijoitettu prosessorin alijärjestelmään, kuten on esitetty kuviossa 1 virheenkorjauskoodilogiikaksi 15 eikä muistimoduu-leihin, kuten on kuvattu viitepatentissa.

25 Esillä olevan keksinnön erityisessä suoritusmuodos sa koodaus suoritetaan kahdessa vaiheessa. Ensimmäisessä vaiheessa, kuten kuviossa 5 on esitetty, 23-bitin osoite koodataan 13 bitin pariteettipuuksi 77 ja 10-bitin pariteet-tipuuksi 75 kahden pariteettibitin tuottamiseksi vastaavas-30 ti linjoille 81 ja 79. Nämä kaksi pariteettibittiä linjoilla 81 ja 79 koodataan sitten 9-bitin pariteettipuiden yh-distyskuvion mukaisesti kuuden bitin tarkitusväylässä 81, joka on osa kuviossa 5 esitettyä väylää 45.

Siten 23-bitin osoite koodataan kuuden varmistusbitin 35 osana 22-bitin datakoodisanaksi, joka syötetään väylällä 45 20 79620 puolijohdemuistisääntiöön 55 (katso kuvio 2). Seuraavassa lukuoperaatiossa datakoodisana luetaan muistisääntiöstä 55 (katso kuvio 2) ja siirretään lukudataväylää 47 (katso kuviot 2 ja 6) , missä se yhdistetään äskettäin kehitettyi-5 hin lukuosoitepariteettibitteihin, jotka on linjoilla 79 ja 81 siirretty kuviossa 6 esitettyyn varmistusbittikom-paraattoriin 83. Varmistusbittikomparaattorissa 83 nämä kaksi osoitepariteettibittiä yhdistetään luettuun data-koodisanaan oireyhtymän kehittämiseksi oireyhtymäväylälle 10 85, joka oireyhtymä osoittaa virheen tyypin, jos sellai nen esiintyy.

Osoitevirhe ja yksittäinen datavirhe yhdistelmänä havaitaan aina kaksois- tai monivirheena.

Jos havaitaan yksin osoitevirhe se heijastuu toise-15 na oireyhtymäväyIällä osoitetusta kahdesta erityisestä koodista (katso taulukko 1 yllä). Havaittu osoitevirhe signa-loidaan linjalla 35 (katso kuvio 1) virheenkorjauskoodi-logiikasta 15 muistijärjestelmän virhekooderiin 37, jonka kautta signaali kulkee linjoilla 43 CPU:hun 23 ja I/O ka-20 navaan 25. Havaittua osoitevirhettä käsitellään muisti-järjestelmän virheenä CPU:n 23 toimesta. CPU 23 käyttää tällöin oireyhtymäväyIällä 85 olevaa informaatiota sille tuotetun muistijärjestelmän virheen tyypin määrittämiseen; jos muistijärjestelmävirhe on osoitevirhe niin CPU 23 25 hylkää datan. CPU 23 tuottaa tällöin kuuluvan ohjelman keskeytyksen ja informoi operaattoria.

Viitaten kuvioihin 7 ja 8 toimintatilakoneet 61 ja 67 varmistavat (suurella vikapeittotasolla), että kaikki muistimoduulit 21 ja muistinohjaus 13, kunkin yhteistoiminta-30 jakson jälkeen muistin alijärjestelmän ja prosessorin alijärjestelmän välillä, vastaanottavat samat käskyt ja suorittavat samat operaatiot. Logiikkafunktio 6f yhdessä tilarekisterin 70 kanssa toteuttaa tilakoneen, kuten on määritetty tiladiagrammilla 4A-4F. Tilarekisteri 70 käsittää 35 viisi kiikkua, jotka tunnetaan yleisesti viitaten jälleen kuvioihin 3 ja 4A-4F tilabittilinjalla 71 ja tilabittilin- 21 79620 jalla 52, koska ne edustavat koodatussa muodossa niitä vastaavien toimintatilakoneiden tilaa, käytännössä koodaa-vat ohjauslinjatilojen sarjan kaikissa aikaisemmissa jaksoissa johtuen järjestelmän aikaisemmasta palautuksesta.

5 Tilakoneen 67 tila (katso kuvio 3) on tuotettu linjalle 71. Tilakoneen 61 tila (katso kuvio 2) on tuotettu linjalle 53. Vertailulogiikka 69 (katso kuvio 3) havaitsee kaikki erot näillä kahdella linjalla esitetyssä tilassa. Tämä vertailu tehdään ainoastaan lukujaksojen ai-10 kana. Muistimoduulin luvun aikana, jonka moduulin on valinnut fysikaalinen osoite väylällä 33, kolmitilainen portti 54 viritetään (katso kuvio 2); muutoin portti on virittämätön ts. suuri-impedanssisessa tilassa. Siten muistimoduuli syöttää toimintatilabitin linjalla 53. Jos vertai-15 lulogiikka 69 havaitsee eron tilassa vertailulogiikka 69 tuottaa signaalin toiminnanvarmistusvirhelinjalle 41, joka signaali syötetään muistijärjestelmään virhekooderiin 37 (katso kuvio 1) ja muistijärjestelmän virhekooderi 37 puolestaan aikaansaa korjaamatonta virhettä osoittavan sig-20 naalin tuottamisen väylälle 43. Kun CPU 23 on vastaanottanut tämän signaalin väylältä 43, se tuottaa ohjelmakeskey-tyksen toimivalle järjestelmäohjelmalle. CPU 23 lukee myös oireyhtymäkoodin oireyhtymäväyIällä 85. Oireyhtymäkoodi osoittaa, että virhe ei ole muistidata- tai osoitevirhe 25 osoittaen siten, että virhe on toiminnanvarmistus tässä hakemuksessa käsitellyn keksinnön erityisesti suoritusmuodossa. Tämä signaali (signaali toiminnanvarmistusvirhelinjalla 41) voitaisiin tuottaa myös riippumattomasti.siinä tapauksessa CPUrhun 23 siirretty virhe voitaisiin luokitella pi-30 kemminkin toiminnanvarmistuskeskeytykseksi kuin korjaamattoman virhekeskeytyksen yleiseksi luokaksi, kuten yllä on kuvattu.

Vaikka on kuvattu ja selitetty keksinnön edullisia suoritusmuotoja on ymmärrettävää, että niitä voidaan vaih-35 della ja muunnella eikä näin ollen haluta rajoittua esitettyihin tarkkoihin yksityiskohtiin vaan halutaan säilyttää mahdollisuus tällaisiin muutoksiin ja vaihteluihin seuraavien patenttivaatimusten puitteissa.

Claims (8)

22 7 9 6 2 0

1. Muistitoimintojen virheenilmaisulaite virheellisen muistitoiminnan ilmaisemiseksi muistijärjestelmässä 5 datan tallentamiseksi muistijärjestelmän toimintaa ohjaavan piirivälineen antamista komentosignaaleista riippuvaisesti, tunnettu siitä, että se käsittää ensimmäisen ja toisen toimintatilakonevälineen, joista ensimmäinen liittyy muistijärjestelmään ja toinen 10 piirivälineeseen useista ennalta määrätyistä digitaalisista tiloista yksilöllisten tilojen peräkkäistä omaksumista varten riippuvaisesti komentosignaaleista, jolloin kukin omaksuttu digitaalinen tila on määrätty ainakin osittain antamalla komentosignaali välittömästi edeltävän omaksutun 15 digitaalisen tilan aikana, jotka molemmat ensimmäinen ja toinen toimintatilakoneväline sisältävät välineet toimin-tatilasignaalin muodostamiseksi, joka ilmaisee vallitsevan omaksutun digitaalisen tilan ja vertailuvälineet, jotka on kytketty vastaanottamaan 20 toimintatilasignaalit Ja tuottamaan toimintavarmistuksen virhesignaali, joka ilmaisee virheellisen muistitoiminnan.

2. Patenttivaatimuksen 1 mukainen laite, tunnettu siitä, että komentosignaalit vastaavat useita muistijärjestelmän toimintotyyppejä.

3. Laite virheellisen muistitoiminnan ilmaisemisek si muistijärjestelmässä datasignaalien tallennusta ja noutoa varten muistijärjestelmän toimintaa ohjaavan komento-välineen kehittämistä komentosignaaleista riippuvaisesti, tunnettu siitä, että se käsittää 30 ensimmäisen tilakonevälineen, joka liittyy muisti- järjestelmään ja on kytketty vastaanottamaan komentosignaalit useiden digitaalisten tilojen peräkkäistä omaksumista varten, toisen tilakonevälineen, joka liittyy komentoväli-35 neeseen ja on kytketty vastaanottamaan komentosignaalit 23 ^9620 useiden ennalta määrättyjen digitaalisten tilojen peräkkäistä omaksumista varten, jolloin kutkin ensimmäisten ja toisten tilakonevälineiden omaksumat digitaaliset tilat ovat identtisiä keskenään, kun suoritetaan oikea muisti-5 järjestelmätoiminto ja kutkin omaksutut digitaaliset tilat ovat määräytyneet komentosignaalien saneleman toiminnan perusteella välittömästi ennen omaksuttua digitaalista tilaa ja mainitun aiemmin omaksutun digitaalisen tilan aikana ja 10 piirivälineen kytkettynä ensimmäiseen ja toiseen tilakonevälineeseen kummankin omaksuman digitaalisen tilan vertaamiseksi virheellisen muistitoiminnan määrittämiseksi niistä.

4. Patenttivaatimuksen 3 mukainen laite, t u n -15 n e t t u siitä, että ensimmäinen ja toinen tilakoneväli- ne sisältävät molemmat logiikkafunktiovälineen kytkettynä vastaanottamaan komentosignaalit vallitsevan digitaalisen tilan tuottamiseksi niistä.

5. Patenttivaatimuksen 4 mukainen laite, t u n -20 n e t t u siitä, että ensimmäinen ja toinen tilakoneväli- ne sisältävät molemmat tilarekisterivälineet vallitsevan digitaalisen tilan, jonka logiikkafunktioväline on tuottanut, vastaanottamiseksi ja pitämiseksi.

6. Patenttivaatimuksen 4 mukainen laite, t u n -25 n e t t u siitä, että logiikkafunktioväline sisältää välineen ennalta omaksutun digitaalisen tilan vastaanottamiseksi vallitsevan digitaalisen tilan aikaansaamiseksi yhdessä vastaanotettujen komentosignalien kanssa.

7. Patenttivaatimuksen 5 mukainen laite, t u n -30 n e t t u siitä, että logiikkafunktioväline on kytketty tilarekisterivälineeseen ennalta omaksutun digitaalisen tilan vastaanottamiseksi vallitsevan digitaalisen tilan tuottamiseksi yhdessä komentosignaalien kanssa.

8. Menetelmä muistijärjestelmän toiminnan tarkkai-35 lemiseksi, joka toimii riippuvaisesti ohjaussignaaleista, 24 79620 jotka on vastaanotettu käsittely-yksiköltä, tunnet-t u siitä, että menetelmä käsittää vaiheet, joissa tuotetaan ensimmäinen ja toinen digitaalinen tila-signaali, joista ensimmäinen liittyy käsittely-yksikköön 5 ja toinen muistijärjestelmään ja jotka molemmat ovat tunnusomaisia (1) ohjaussignaaleille, jotka käsittely-yksikkö on tuottanut ja jotka muistijärjestelmä on vastaanottanut ja (2) aiemmin tuotetuille digitaalisille tilasig-naaleille ja 10 verrataan ensimmäistä ja toista digitaalista tila- signaalia virhesignaalin tuottamiseksi niistä, joka ilmaisee virheellisen toiminnan. 25 79620