DK163752B - Fremgangsmaade til overvaagning af operationen af et computerlagersystem og computerlagersystemapparatur - Google Patents

Description

DK 163752 B

Denne opfindelse angår forbedringer i og i forbindelse med computerlagerstyresystemer.

Den angår i særdeleshed et ordorganiseret skrive-læse-lager med direkte tilgang eller læselager af den 5 slags, der har et halvlederarray med et datafelt og et data-checkfelt til detektering af datafejl i hvert ord. Opfindelsen er også anvendelig til andre lagerarrays end halvlederarrays, for eksempel kernelagre og andre typer bitlagerindretninger. Lagerordet kan repræsentere 10 mere end et dataord i en bestemt datamat.

Opfindelsen er anvendelig til et lagersystem af den slags i hvilken et processormodul er forbundet med et eller flere lagermoduler.

Lagersystemet ifølge opfindelsen tillader detekte-"•5 ring af datafejl, adresseringsfejl og operationsfejl.

Fejl i lagrede data kan skyldes, at en eller flere bit i et dataord lagret i et halvlederarray sidder fast, og sådanne fejl kan blive detekteret ved at knytte et datacheckfelt til datafeltet for det lagrede ord. Forskel-20 lige typer fejl kan detekteres med koder i tilknytning til datacheckfelter. For eksempel, med en Hamming-kode som den, der fremgår af U.S. patent nr. 4.228.496 udstedt 14. oktober 1980, kan alle enkeltbitdatafejl blive detekteret og rettet, alle dobbeltbitdatafejl blive detekteret^ 25 og nogle fejl involverende mere end to databit kan detekteres.

For at forøge den totale pålidelighed af et lagersystem er det ønskeligt at detektere adresseringsfejl såvel som fejl i de lagrede data.

50 Det er kendt at opbygge en selvcheckende lager- adresseafkoder på den ligefremme måde (ved at duplikere 35

DK 163752B

2 og sammenligne udgangssignaler); men dette kan blive overkommeligt i størrelse og udgifter, når adressens størrelse vokser. I en 20 bit adresse er der således to opløftet til tyvende potens antal udgange, hvilket kræ-5 ver omkring to opløftet til attende potens (omkring 262.000) integrerede kredse blot til at sammenligne.

Ydermere er adresseafkodningen i et virkeligt hovedlager udført på flere niveauer: Først en ''modulsammenligning" til at vælge et af flere printkort, derefter en "rækkeaf-10 kodning" til at vælge et antal, svarende til ordlængden, af lagerenheder og derefter interne X-Y afkodere til at vælge en individuel bitcelle i lagerenhederne. Dette skaber yderligere problemer ved opnåelse af en lageradresse-selvcheckoperation.

15 Opnåelse af tilfredsstillende adressefejldetekte- ring med et rimeligt antal integrerede kredse har været et problem ved den tidligere kendte teknik.

Datafejldetektering og/eller -korrektion beskytter i sig selv ikke mod en operationsfejl i et lagersystem.

20 For eksempel, hvis uoverensstemmelse på en bus skulle re=-sultere i udførelse af en skrivekommando på et forkert tidspunkt, ville fejlsystemet til detektering af fastsiddende bit i et datafelt ikke give nogen beskyttelse mod den lagerfejl, der skyldes den fejlbehæftede operations-25 ordre.

For at sørge for høj pålidelighed i et lagersystem, er det Ønskeligt at sikre, at hvert lagermoduls operationer er i takt med det tilknyttede processormoduls operationer .

^ Det er en hensigt med opfindelsen at sikre, at al le lagermoduler og lagerstyringen i processoren modtager de samme ordrer.

Det er en relateret hensigt at detektere enhver forskel i operationssekvensen mellem processoren og alle 35 lagermodulerne og sørge for et interrupt til processoren, hvis der er forskel.

3

DK 163752 B

Det er en relateret hensigt at generere et signal i hvert lagermodul indikerende status af operationen af dette lagermodul og at transmittere dette signal til operationschecklogik i processoren til sammenligning 5 med status af processormodulets operationer.

Det er en yderligere hensigt at kombinere datafejl-, adressefejl- og operationsfejldetekteringen i et lagersystem til at forhøje systemniveaupålidelig-heden.

10 US-A-3 892 111 omtaler et lagersystem, der omfat ter et par adgangskredsløb til styring af adgangen til lagerplaner, der udgør et lagersystem. Hvert adgangskredsløb styrer adgangen ved at afgive genererede styresignaler til lagerplanerne og styresignalerne fra hvert 15 adgangskredsløb føres også til separate paritetsgeneratorer. De genererede paritetsbit sammenlignes med hinanden for overensstemmelse. I en anden udførelsesform i det samme patentskrift sammenlignes styresignalerne, der genereres af adgangskredsløbene og påtrykkes 20 lagerplanerne med "forudbestemte styresignal tilstande".

Der er ingen antydning af, hvorledes disse forudbestemte styresignaltilstande genereres.

I modsætning til dette tilvejebringer nærværende ^ ii opfindelse et lagersystem til en computer, der benytter: [ 25 1) en processorenhed som genererer styresignaler og 2) et lagersystem der består af lagermoduler, som modtager de genererede styresignaler og 3) et tilstandsmaskineorgan anbragt i processorenheden og i hvert lagermodul.

30 Tilstandsmaskineorganerne antager som reaktion på styresignalerne én ud af et antal forudbestemte digitale tilstande. Hver antaget digital tilstand afhænger af 1) de modtagne styresignaler og 35 2) den umiddelbart tidligere digitale tilstand.

En fejltilstand forekommer, hvis den digitale tilstand, der antages i tilstandsmaskineorganerne an

DK 163752B

4 bragt i processorenheden ikke stemmer overens med den digitale tilstand af tilstandsmaskinorganerne anbragt i hvert af lagermodulerne.

Ifølge opfindelsen er en metode til overvågning 5 af operationen af et computerlagersystem, hvis drift styres af signaler modtaget fra en processorenhed, ejendommelig ved trin, der består i generering af et første og et andet digitalt tilstandssignal i forbindelse med henholdsvis processorenheden og lagersystemet, som hver 10 for det første er indikative for styresignalerne genereret af processorenheden og modtaget af lagersystemet og for det andet indikative for tidligere genererede digitale tilstandssignaler; og sammenligning af det første og andet digitale tilstandssignal for ud fra dis-15 se at generere et fejlsignal, der er indikativt for ukorrekt operation.

Yderligere tilvejebringes der ifølge opfindelsen et computerlagersystemapparatur til lagring af data som svar på styresignaler udsendt af kredsløbsorganer, der 20 styrer lagersystemoperation, hvilket apparatur omfatter lageroperationsfejldetektionsorganer til detektion af ukorrekt operation, idet apparaturet er ejendommeligt ved et første og et andet operationstilstandsmaskinorgan, der henholdsvis er forbundet med ovennævnte lagersystem 25 og ovennævnte kredsløbsorganer for sekventielt at antage individuelle enkelte af et antal forudbestemte digitale tilstande, som svar på styresignalerne, idet hver antaget digital tilstand er bestemt i alle tilfælde delvis ved benyttelse af et styresignal under en umiddelbart tid-30 ligere antaget digital tilstand, hvor hver af opera-tionstilstandsmaskinorganerne omfatter organer for tilvejebringelse af et operationstilstandssignal, der er indikativt for en øjeblikkelig antaget digital tilstand, og sammenligningsorganer forbundet til modtagelse 35 af operationstilstandssignalerne og som kan generere et operationscheckfejlsignal, der indikerer ukorrekt lageroperation .

5

DK 163752 B

I lagersystemet er et processormodul i forbindelse med et eller flere lagermoduler på en måde, der tillader detektering af datafejl, addresseringsfejl og operationsfejl.

5 Lagersystemet indbefatter et processorsubsystem og et lagersubsystem.

Processorsubsystemet indbefatter map/lagerstyring, fejlkorrektionskodelogik, operationschecklogik og en lager systemf ej lindkoder. Alle disse komponenter er fysisk 10 placeret i processorsubsystemdelen af lagersystemet.

Denne konfiguration sikrer, at adressefejl, der stammer fra ledningsføring og forbindelseselementer, bliver de-tekteret, hvilke fejl måske ellers bliver forbigået ude-tekteret, hvis fejlkorrektionskodestrukturen var place-15 ret i lagermodulerne.

Hvert lagermodul indbefatter et halvlederlager-array, timing- og styringslogik og busser til at forbinde lagerarray'et til map/lagerstyringen og fejlkorrekti-onskodelogikken, og til at forbinde timing- og styrings- 20 logikken til map/lagerstyringen.

Hvert lagermodul har også en operationstilstandsbus, der er forbindbar til processormodulets operationschecklogik og en operationstilstandsmaskine i forbindel-25 se med operationstilstandsbussen og timing- og styringslogikken, til generering af et signal, der indikerer status af lagermodulets operationer og til transmittering af dette signal til operationschecklogikken for sammenligning med status af processormodulets operatio- 30 ner* I en speciel udførelsesform af lagersystemet har halvlederlagerarrav'et seksten databitpladser og seks checkbitpladser og danner dermed et toogtyvebit lagerord.

Fejlkorrigeringskoden er en Hamming-kode, der kan 35 detektere og korrigere alle enkeltbitfejl og kan detektere alle dobbeltbitfejl og kan detektere nogle databitfejl, der involverer mere end to bit.

6

DK 163752B

Adresseparitetsinformationen kodes ind i de seks bit i checkfeltet på en måde, der tillader fejlkorrek-tionskodelogikken at detektere alle enkeltbitadresse-fejl og detektering af nogle multibitadressefejl, selv 5 under tilstedeværelse af en enkeltbitdatafejl.

I en speciel udførelsesform er indkodningen til adressefejldetekteringen gjort trinvis. Ved det første trin afkodes en 23 bit adresse til et 13 bit paritetstræ, og et 10 bit paritets-træ til at lave to paritetsbit 10 på separate linier. Disse to paritetsbit bliver derefter indkodet ifølge et forbindelsesmønster af et 9 bit paritetstræ til de seks bit i checkfeltet. 23 bit adressen | er således indkodet som en del af de seks checkbit i I 22 bit dataordet forsynet til halvlederlagerarrayet.

15 Ved en efterfølgende læseoperation læses et data kodeord fra lagerarray1 et og bliver, kombineret med de nyligt genererede adresselæsningsparitetsbit, transmitteret til en checkbitkomparator.. I checkbitkomparatoren kombineres disse to adresseparitetsbit med datakodeords- 20 læsningen til at generere et syndrom på en syndrombus, der indikerer typen af fejl, hvis der er nogle.

Da fejlkorrektionskoden, som nævnt ovenfor, ikke i sig selv beskytter mod fejl resulterende fra fejlagtig operation, såsom for eksempel en fejlagtig skriveordre, 25 har lagersystemet ifølge opfindelsen indbygget en operationstilstandsmekanisme i hvert lagermodul til generering af et signal, der indikerer status af operationer i det lagermodul. Dette genererede signal bliver derefter sammenlignet med et signal, der repræsenterer status af operationer i processormodulet, og operationschecklogikken detekterer enhver forskel i status af operationerne og sørger for et fejlsignal, der resulterer i et interrupt, hvis der er nogen logisk forskel mellem de to signaler.

35 7

DK 163752 B

Lagersystemindretninger og fremgangsmåder, der omfatter strukturen og teknikken beskrevet ovenfor, og som er i stand til at fungere som beskrevet ovenfor, udgør yderligere, specifikke formål med opfindelsen.

5 Fig. 1 er et blokdiagram af et lagersystem udført i overensstemmelse med en udførelsesform for opfindelsen.

Fig. 2 viser yderligere detaljer ved lagermodulde-len af lagersystemet vist i fig. 1.

10 Fig. 3 er et overblik over operationstilstandsma skine- og sammenligningslogikken af operationschecklogik-delen af lagersystemet vist i fig. 1.

Fig. 4A-4F er tilstandsmaskinediagrammer for tilstandsmaskinerne, der er indbefattet i operationscheck-15 logikken af lagersubsystemet og i map/lagerstyringen af processorsubsystemet fra fig. 1.

Fig. 5 er et diagram over adresseparitetsbitgene-ratoren og checkbitgeneratoren brugt i fejlkorrektions-kodelogikken 15 af lagersystemet vist i fig. 1. Fig. 5 20 viser også logikligningerne for de to 9 bit paritetstræer brugt i checkbitgeneratoren.

Fig. 6 viser checkbitgeneratoren indbefattet i fejlkorrektionskodedelen af lagersystemet vist i fig. 1.

Fig. 7 viser detaljer af operationstilstandsmaski-25 nen 67 fra fig. 3.

Fig. 8 viser detaljer af operationstilstandsmaskinen 61 fra fig. 2.

Et lagersystem opbygget i overensstemmelse med én udførelsesform af opfindelsen, er 30 indikeret generelt i fig. 1 med referencenummeret 11.

Lagersystemet 11 er indbefattet i et multiprocessorsystem af den kendte teknik vist i U.S. patent nr.

4.228.496 af 14. oktober 1980. Dette U.S. patent er herved indbefattet som reference (og er herefter refereret 35 til som "referencepatentet") i denne beskrivelse.

8

DK 163752 B

Lagerstyringssystemet ifølge opfindelsen har specifik anvendelse i multiprocessorsystemer af den slags, der er vist i referencepatentet, men er ikke begrænset til brug i sådanne systemer. Lagersystemet ifølge opfindelsen 5 har også anvendelighed i enkeltprocessoranlæg.

Lagersystemet ifølge opfindelsen vil nu blive beskrevet med reference til fig. 1 og fig. 2-8. Fig. 1 i denne ansøgning korresponderer generelt med fig. 34 i det refererede patent.

10 Lagersystemet som vist i fig. 1 indbefatter map/- lagerstyring 13, en fejlkorrektionskodelogik 15, en operationschecklogik 17 og en lagersystemfejlindkoder 37, hvilke alle er fysisk placeret i processorsubsystem-delen af lagersysternet (som indikeret diagrammæssigt ved 15 pilen, der peger opad fra den punkterede linie 19), og et eller flere lagermoduler 21, som er fysisk placeret i lagersubsystemet (som indikeret diagrammæssigt ved pilen, der peger nedefter fra den punkterede linie 19).

Map/lagerstyringen 13 er i forbindelse med en 20 centralprocessorenhed 23 via en bus 27, hvilken bus indbefatter data, logiske adresse- og styringslinier, og en indgangs/udgangs-kanal 25 af processorsubsystemet som illustreret i fig. 1. I/O-kanalen 25 er forbundet til map/lagerstyringen 13 yia. en bus 29, der også indbefatter 25 data, logisk adresse og styringslinier.

I den specielle udførelsesform i fig. 1 korresponderer centralprocessorenheden 23 generelt til CPU 105 vist i fig. 34 af det refererede patent, og I/O-kanalen 25 i fig. 1 korresponderer generelt til I/O-kanalen 109 30 af det refererede patent.

Fejlkorrektionskodelogikken 15 er i forbindelse med map/lagerkontrol 13 via. en databus 31 og en adressebus 33. Fejlkorrektionskodelogikken 15 har udgangslinierne 35 og 36 forbundet til en lagersystem-35 fejlindkoder 37. Udgangslinien 35 signifikerer "ukor-rigerbar fejl", medens udgangslinien 36 signifikerer "korrigerbar fejl".

9

DK 163752B

Operationschecklogikken 17 er i forbindelse med map/lagerstyringen 13 via en kontrolbus 39. Operationschecklogikken 17 er også forbundet til lagersystem-fejlindkoderen 37 via en operationscheckfejllinie 41.

5 Lagersystemfejlindkoderen 37 har en lagersystem- fejludgangsbus 43, scm til gengæld, er forbundet til CPU'en 23 og indgangs/udgangs-kanalen 25 som vist i fig. 1.

Hvert lagermodul 21 har fem busforbindelser, der forbinder lagermodulet 21 med map/lagerstyringen 13, 1 o fejlkorrektionskodelogikken 15 og operationschecklogikken 17.

Hvert lagermodul 21 er således forbundet til fejlkorrektionskodelogikken 15 via. en bidirektional databus, der indbefatter to unidirektionale databusser, en indgangs (skrive) databus 45 og en udgangs(læse) databus 27.

15 Hvert lagermodul 21 er forbundet til map/lager styringen 13 via en adressebus 33.

Hvert lagermodul 21 har en operationstilstandslinie 53 forbundet til operationschecklogikken 17.

Hvert lagermodul 21 er også forbundet til map/-20 lagerkontrollen 13 via kontrolbussen 39. Kontrolbussen 39 indbefatter syv linier. Kun fem af disse linier går til operationschecklogikken 17; dog er alle 7 linier-af kontrolbussen 39 forbundet til hvert lagermodul 21. Antallet af bit på kontrolbussen 39 og på andre busser 25 vist i de forskellige figurer i tegningen er indikeret af de små numre associeret med skråstreg på buslinierne.

Lagersystemet vist i fig. 1 indbefatter fire vigtige funktioner, der virker i forbindelse med og i tillæg til de basale operationer ved lagring og genfremkaldelse 30 af data med ordadresserbar tilgang, korrektion af enkeltbitfejl og detektering af dobbelte datafejl som beskrevet i referencepatentet. Disse funktioner vil blive beskrevet nøjere senere i denne beskrivelse.

Den første funktion er adressefejldetektering, som 35 er udført af fejlkorrektionskodelogikken 15 i forbindelse med lagermodulet 21. Adressefejldetekteringen sikrer, at enhver fejl i adresse-transmission, sammenligning

DK 163752 B

10 og afkodningslogik, der finder sted mellem skrivetidspunktet og læsetidspunktet af en lagerplads, bliver de-tekteret. Strukturen, der udfører denne funktion, er fysisk placeret i processorsubsystemet. Denne konfigurati-5 on sikrer, at yderligere adressefejl, der stammer fra ledningsføring og forbindelseselementer, bliver detekte-ret, hvilke fejl muligvis ellers ikke ville blive detek-teret, hvis denne struktur var lokaliseret i lagermodulerne.

10 Den anden funktion er genereringen af et signal i lagermodulet 21 til brug for operationsfejldetektering. Denne funktion er tilvejebragt af operationstilstandsmaskinelogik, der er placeret i lagermodulet 21.

Den tredie funktion er lageroperationsfejldetekte-15 ring, der udføres af operationschecklogikken 17 i forbindelse med lagermodulet 21.

Den fjerde funktion er en kombination af adressefe jldetekteringen og lageroperationsfejldetekteringen.

Fig. 2 viser flere detaljer af lagermodulet 21, 20 der indbefatter et halvlederlagerarray 55 og en udgangs latch 57.

Lagermodulet 21 indbefatter også timing- og styringslogik 59 og operationstilstandsmaskinen 61.

Timing- og styringslogikken 59 er forbundet til 25 operationstilstandsmaskinen 61, halvlederlagerarray'et 55 og udgangslatch'en 57 ved hjælp af en bus 63, der indbefatter styringssignallinier.

Halvlederlagerarray'et 55 er i forbindelse med udgangslatch'en 57 via en bus 65, der indbefatter 50 datalinier.

Idet der stadig refereres til fig. 2, er den første funktion af lagermodulet 21 en oplagringsfunktion; halvlederlagerarray'et 55 i forbindelse med udgangs-latch'en 57 og timing-og styringslogikken 59 tilvejebrin-55 ger en lagerfunktion til oplagring og genfremkaldelse af data. De tre basale operationer af lagermodulets lagerfunktion er læse, skrive og datagenopfriskning (refresh).

11

DK 163752 B

Den anden funktion af lagermodulet 21, operationscheck, anvender operationstilstandsmaskinen 61. Hvis (1) en manglende operation, (2) en null operation - ingen LÆSE, ingen SKRIVE, ingen REFRESH og START, (3) en multi-5 operation, for eksempel LÆSE og SKRIVE og START, eller (4) en ukorrekt operation, for eksempel LÆSE i stedet for SKRIVE og START forekommer, så ændrer operationstilstandsmaskinen 61 tilstand i en sekvens forskellig fra den af operationstilstandsmaskinen 67 i operationscheck-10 logikken 17 i fig. 3.

Denne anden funktion sørger for, at signaler repræsenterende tilstanden af operationstilstandsmaskinen 61 i hvert lagermodul 21 kommer til operationschecklogikken 17 til checkning af operationen af lagermodu-15 let 21. Operationstilstandsmaskinen 61, baseret på signaler repræsenterende den øjeblikkelige tilstand af timing- og kontrollogikken 59, genererer et signal indikerende status af lagermodulets timing- og kontrolsignaler (læse-, skrive- og refresh-signaler i deres se-20 kvens) som er transmitteret på operationstilstandslinien 53 til operationschecklogikken 17 (se fig. 1). Signalet transmitteret på linien 53 tillader operationschecklogikken 17 at udføre operationscheck som beskrevet senere i denne beskrivelse. i 25 Som vist i fig. 3 indbefatter operationschecklogik ken 17 en operationstilstandsmaskine 67 og sammenligningslogik 69. Operationstilstandsmaskinen 67 er forbundet til sammenligningslogikken 69 med en linie 71 til transmittering af en referencetilstandsbit til sam-30 menligningslogikken 69.

Som vist i fig. 7 indbefatter operationstilstands-maskinen 67 en logikfunktion 68 og et tilstandsregister 70. Kontrolbussen forsyner indgange til logikfunktionen 68. En bus 72 forbinder logikfunktionen til 35 tilstandsregisteret 70, og en bus 74 tilbagefører sig^ naler fra tilstandsregisteret 70 til indgangen af logikfunktionen 68. En linie 76 fra kontrolbussen 39 forsyner et clocksignal til tilstandsregisteret 70.

12

DK 163752 B

Logikfunktionen 68 implementerer den næste tilstandsfunktion af tilstandsdiagrammet i fig. 4A-4F.

I en særlig udførelse indbefatter tilstandsregisteret fem flip-flops til lagring af den aktuelle til-5 stand, medens logikfunktionen 68 beregner den næste tilstand.

Som vist i tilstandsdiagrammerne i fig. 4A-4F afhænger den næste tilstand i enhver cyklus af den aktuelle tilstand og typen af den aktuelle cyklus. Fire af de fem 10 signaler på bussen 39 bestemmer typen af cyklus, og det sidste signal er clocksignalet.

Operationstilstandsmaskinerne 67 og 61 er identiske. Dog kan operationstilstandsmaskinen 61 skelnes fra operationstilstandsmaskinen 67 ved de signaler, 15 der er til stede på indgang 50 og 40 respektive. Ved en særlig cyklus (null, multiple typer) er det en kendt fejltilstand, og tilstandsmaskinen skifter tilstand indirekte gennem en tilstand "C" (se fig. 4E og 4F) til en "låst tilstand, som opretholdes indtil reset. Der er 20 faktisk to "låste tilstande, A og B. Således vil operationstilstandsmaskinen 67, som er indeholdt i operationschecklogikken 17 lave et skift til A-tilstanden, når signalet (MCB ID) på indgangen 40 er 1, operationstilstandsmaskinen 61 som er indeholdt i lager-25 modulet 21, vil lave et skift til B-tilstanden. Hvis operationstilstandsmaskinen 67 og operationstilstandsmaskinen 61 begge er i deres respektive låste tilstande, er der uoverensstemmelse mellem referencetilstandsbitten og operationstilstandsbitten, og dette udløser en operationscheckfejl.

Sammenligningslogikken 69 (se fig. 3) checker operationstilstandsbitten fra lagermodulet på linie 53 mod referencetilstandsbitten fra operationstilstandsmaskinen 67 på linien 71. Sammenligningslogikken 69 genererer et signal på linien 41, som indikerer, om de to indgangssignaler på linierne 53 og 71 er logisk ens eller ej. Hvis de ikke er logisk ens, indikerer udgangssignalet

DK 163752B

13 på linien 41, at operationstilstandsmaskinen 67 ikke er enig med operationstilstandsmaskinen 61 i lagermodulet 21 (se fig. 2), og en operationsfejl er identificeret. Bemærk, at enhver operationsfejl er ukorrigerbar; 5 saledes vil en operationscheckfejl forårsage lagersystem-fejllinierne 43 til at signalere via lagersystemfejl-indkoderen 37, at en ukorrigerbar fejl er forekommet.

Ved fejlfri operation er signalerne på linierne 53 og 71 ikke logisk forskellige. Hvis de er logisk for-^ skellige, bliver der dog identificeret en operationscheckfejl, og et fejlsignal genereres af lagersystem-fejlindkoderen 37. Som det vil blive beskrevet mere detaljeret nedenfor, udføres operationscheck for et spicifikt lagermodul kun under en læsecyklus af dette ^ lagermodul.

Den forenede operation af operationstilstandsmaskinen 61 og operationschecklogikken beskytter imod en række faktorer ' inklusive drivkredsfejl, modtagefejl og ledningsføringsfejl, der medfører ukorrekt lager- 20 moduloperation. Den beskytter også mod lagermodulfejl, der forhindrer enhver moduloperation.

Fig. 4A-4F er diagrammer, der viser de tilstande, gennem hvilke processorsubsystemets operationstilstandsmaskine 67 og lagermodulets operationstilstandsmaskine 25 61 i lagersubsystemet går som svar på de indgangssignaler, der gives dem. Fig. 4A-4F er illustrationer af tilstandsovergange for én tilstandsmaskine. De er fremstillet separat som vist i de specifikke fig. 4A, 4B etc.

for at lette forståelsen af overgangen i en specifik 30 cyklus. Derfor er f. eks. tilstand 6 den samme for alle cykler og for alle fig. 4A-4F.

Fig. 4A viser tilstandsovergangen forårsaget af en refreshcyklus.

35 Fig. 4B viser tilstandsovergangen forårsaget af en skrivecyklus.

Fig. 4C viser tilstandsovergangen forårsaget af en læsecyklus.

14

DK 163752 B

Fig. 4D viser tilstandsovergangen forårsaget af en resetcyklus.

Fig. 4E viser tilstandsovergangen for andre cykler, der er kendte fejltilstande, hvis indgangssignalet 40 5 eller 50 er logisk nul.

Fig. 4F viser tilstandsovergangen for andre cykler, der er kendte fejltilstande, hvis indgangssignalet 40 eller 50 er logisk et.

Efter en resetcyklus er alle tilstandsmaskinerne i 10 tilstand nul; se fig. 4D. Som svar på en refreshcyklus ville tilstandsmaskinerne skifte fra tilstand nul til tilstand 6; se fig. 4A.

j Hvis der blev fortsat med at udføre refreshcykler, så ville de fortsatte tilstandsmaskineskift fortsætte ^ som vist ved pilene i fig. 4A. Det vil sige, det næste tilstandsskift ville blive fra tilstand 6 til tilstand 10, det næste tilstandsskift ville blive fra tilstand 10 til tilstand 1 etc. Med fortsat reference til fig. 4A ses, at hvis der, efter start fra tilstand nul og til-^ standsskift til tilstand 6 (som beskrevet ovenfor), og den næste cyklus så er en skrivecyklus, (som vist i fig-.

4B) ville alle tilstandsmaskinerne skifte tilstand fra . tils.taiid 6 til tilstand 9.

Fig. 4C-4F kan blive fortolket på lignende måde 25 som for fig. 4A og 4B.

Fig. 5 og 6 er detaljerede gengivelser af forskellige dele af fejlkorrektionskodelogikken 15 vist i fig. 1.

Fig. 5 viser detaljer af adresseparitetsbitgene-30 renng og checkbitgenerering i en generatorenhed 73.

(73 er en pil, der peger på det i fig. 5 viste kredsløbsarrangement) .

De 16 databit og de 6 checkbit transmitteres fra fejlkorrektionskodelogikken til lagermodulerne 21 via 35 bussen 45 (se fig. 1). Det bør bemærkes, at medens 16 databit og 6 checkbit er blevet vist i den specielle udførelsesform beskrevet her, er systemet brugbart til enten flere eller færre af hver af disse ifølge princip-

DK 163752B

15 perne for enkeltdatafejlkorrigerende og dobbeltfejl-detekterende Hamming-koder.

Checkbitgenerator 86's 9-bit paritetstræer vist i den nederste del af fig. 5 svarer hovedsageligt i struk-5 tur og operationsmåde til checkbitgeneratorens 8-bit paritetstræ vist i fig. 38 i referencepatentet, bortset fra, at en ekstra indgang er blevet tilføjet til hvert paritetstræ og er blevet inkluderet i logikligningerne.

Dog kan sandhedstabellen for exclusive-or operationen 10 vist i fig. 5 bruges til både en 8-bit og en 9-bit pari-tetstræimplementering.

De højere- og lavereordensparitetsbit genereret på linierne 81 og 79 er baseret på adressen. Adressepari- tetsbitgeneratoren 84 vist i fig. 5 indbefatter et ΙΟΙ 5 bit paritetstræ 75 for adressebit 1 til 10 og et 13-bit paritetstræ 77 for adressebit 11 til 23. Paritetstræet 75 genererer den lavereordensparitetsbit på linie 79, der går ind i checkbitgeneratorerne 0, 1 og 3. 13-bit paritetstræet 77 genererer den højereordensparitetsbit 20 på linien 81, og denne linie 81 forsyner denne bit til checkbitgeneratorerne 2, 4 og 5.

Generatoren 86 genererer seks checkbit på 80, del af bussen 45, til lagring i lagerarray'et 55 på fig. 2. Disse seks checkbit bliver brugt i forbindelse 25 med de 16 databit til at detektere alle enkelt- og dob-beltbitlagerfejl og til at detektere nogle tre- eller flerebitlagerfejl. De seks checkbit bliver også brugt i forbindelse med 16 databit til at korrigere enkeltbitfejl. Denne fremgangsmåde er den samme, som er beskrevet 30 i forbindelse med fig. 38 i det refererede patent.

De to linier 79 og 81 indeholder adresseparitetsinformation, som er indkodet ind i de seks checkbit under en skriveoperation som tidligere beskrevet. Under en efterfølgende læseoperation indeholder linierne 79 og 81 3 5 dataparitetsinformation baseret på adressen for den indeværende LÆSE-operation. Disse linier (79 og 81) er checket mod adresseparitetsinformationen indkodet i de seks checkbit læst fra lagermodulet, og hvis adresseparitets

DK 163752B

16 informationen bliver fundet til ikke at passe, gør et ukorrigerbart lagerfejlsignal sig gældende.

En typisk addresseringsfejl, som opfindelsen ville detektere, er et fastsiddende bit på adressebussen 5 58 (se fig. 2), eller en fastsiddende bit inden i selve lagermodulet. Et ord kan blive skrevet til plads 0 med adresseparitetsinformationen for adresse 0. Hvis bussen 58 havde den mindst betydende adressebit fastsiddende til 0, ville en LÆSE-operation til adresse 1 på bus 10 33 transmittere en adresse på 0 på bussen 58. De seks læste databit indeholder en kode for en adresseparitet på 0. Fejlkorrektionskode (EEC)-logikken 15 indikerer en adresseringsfejl.

Fig. 6 viser detaljer af checkbitkomparatoren 83 15 af fejlkorrektionskodelogikken 15 vist i fig. 1.

Checkbitkomparatoren 83 har tre indgange, linierne 79 og 81 (se fig. 5) og datalæsebussen 47. Checkbitkomparatoren 83 har en udgang 85, der er en syndrombus.

I checkbitkomparatoren 83 er datalæsebussen 47's 20 16 databit forbundet til paritetstræerne som illustreret, og databussen 47’s seks checkbit er på lignende måde forbundet til paritetstræerne som illustreret.

Paritetstræerne 87 virker på den samme måde som paritetstræerne 505 vist i fig. 39 i det refererede 25 patent bortset fra det faktum, at paritetstræerne 87 er 10-bit paritetstræer, medens paritetstræerne 505 er 9-bit paritetstræer.

Ifølge opfindelsen indikerer linierne 79 og 81, ved en læsecyklus, pariteten af den adresse, der bliver 30 læst. Hvis dette ikke stemmer med adressepariteten indkodet i checkbittene, bliver en kode genereret på syndrombussen 85 til at indikere en adresseringsfejl.

Checkbitkomparatoren 83 vist i fig. 6 er kun brugt under en læsecyklus. Adresseparitetsgeneratoren 84 35 i fig. 5 er brugt både under læse- og skrivecykler.

Checkbitgeneratoren 86 vist i fig. 5 er kun brugt under en skrivecyklus.

17

DK 163752B

Fejlkorrektionskodelogikken 15 vist i fig. 1 indbefatter også en ikke vist syndromafkoder, der modtog signalet på syndrombussen 85 (se signalerne på syndrombussen 85 i fig. 6), og syndromafkoderen er den samme som syndromde-5 koderen vist i fig. 40 i det refererede patent.

Fejlkorrektionskodelogikken 15 indbefatter også en bitkomplementator, der ikke er vist i figurerne til denne opfindelse, men som udfører de samme funktioner som bitkomplementatoren vist i fig. 41 i det refererede 10 patent.

Syndromkoden, der er transmitteret via syndrombussen 85, er i denne opfindelse brugt til at identificere adressefejl såvel som datafejl. To af multifejludgangene opnået fra syndromafkoderen 485 vist i fig. 40 af det refererede patent er nu i brug i nærværende opfindelse til at detektere disse fejl.

Følgende Tabel 1 opregner de 64 mulige værdier af seks-bit syndromkoden og giver fortolkningen af hver enkelt mulig værdi som brugt i opfindelsen.

20 _ 25 30 35 18

DK 163752 B

Tabel 1 SYNDROMKODER

SO SI S2 S3 S4 S5 FEJL I SO Si S2 S3 S4 S5 FEJL I

0 0 0 0 0 0 (Ingen fejl) 1 0 0 0 0 0 CO

000001 C5 0 001 (Dobbelt) 0 010 C4 0 010 (Dobbelt) 0 0 11 (Dobbelt) 0 0 11 D8 0 100 C3 0 100 (Dobbelt) 0 10 1 (Dobbelt) 0 10 1 D9 0 110 (Dobbelt) 0 110 D10 000111 DO 0 111 (Dobbelt) 001000 C2 101000 (Dobbelt) 0 0 0 1 (Dobbelt) 0 0 0 1 Dll 0 0 10 (Dobbelt) 0 0 10 (Multi- alle l'ere) 0 0 11 (Adresse) 0 0 11 (Dobbelt) 0 10 0 (Dobbelt) 0 10 0 D12 0 101 Dl 0 101 (Dobbelt) 0 110 D2 0 110 (Dobbelt) 0 111 (Dobbelt) 0 111 (Multi) 010000 Cl 110000 (Dobbelt) 1 0 0 1 (Dobbelt) 1 0 0 1 D13 1 0 10 (Dobbelt) 1 0 10 D14 1 Oil D3 1 011 (Dobbelt) 1 10 0 (Dobbelt) 1 10 0 (Adresse) 1 10 1 (Multi- 1 10 1 (Dobbelt) alle l'ere) 1 110 D4 1 110 (Dobbelt) 1 111 (Dobbelt) 1 111 (Multi) 0 1 1 0 0 0 (Dobbelt) 1 1 1 0 0 0 D15 1 001 D5 1 00 1 (Dobbelt) 1 010 D6 1 010 (Dobbelt) 1 0 11 (Dobbelt) 1 Oil (Multi) 1 100 D7 1 100 (Dobbelt) 1 10 1 (Dobbelt) 1 10 1 (Multi) 1 110 (Dobbelt) 1 110 (Multi) 1 111 (Multi) 1 111 (Dobbelt) SÅLEDES (ANTALLET AF l'ere I SYNDROM)

0 BIT - INGEN FEJL

1 BIT - CHECKBITFEJL

2 BIT - DOBBELT

3 BIT - DATABIT ELLER MULTI ELLER ADRESSE

4 BIT - DOBBELT

5 BIT - MULTI

6 BIT - DOBBELT.

DK 163752B

19

Et datafejldetekterings- og korrigeringssystem opbygget ifølge opfindelsen, detekterer og korrigerer alle enkeltbit data- eller checkbitfejl, detekterer alle dob-beltbit data- eller checkbitfejl og detekterer nogle da-5 ta- eller checkfejl, der involverer mere end to bit.

Opfindelsen detekterer også alle en- keltbit adressefejl og detekterer nogle multibit adressefejl, selvom der forekommer enkeltbit data- eller checkfejl. Adressefejl rettes ikke. Operationsfejl, dvs. for-10 skelle i tilstande mellem operationstilstandsmaskinen i lagermodulet 21 og operationstilstandsmaskinen i operationschecklogikken 17, bliver også detekteret.

Virkemåden af lagersystemet 11 vist i fig. 1 beskrevet oøifir ved detekteringen og korrektionen af datafejl er hoved-15 sageligt den samme som den tilsvarende struktur vist og beskrevet i det refererede patent. Se spalte 72,linie 53 til spalte 78,linie 52. Den detaljerede beskrivelse af de dele af nærværende opfindelse, som korresponderer til den del vist og beskrevet i det refererede patent, vil 20 derfor ikke blive gentaget i denne beskrivelse. Det bør bemærkes, at i nærværende opfindelse er fejlkorrektions-kodelogikken placeret i processorsubsystemet som vist i fig. 1 som fejlkorrektionskodelogik 15 i stedet for i lagermodulerne som beskrevet i det refererede patent.

25 I en speciel udførelsesform af lagersystemet iføl ge opfindelsen er indkodningen gjort i to trin. Ved det første trin, som illustreret i fig. 5, indkodes en 23-bit adresse i et 13-bit paritetstræ 77 og 10-bits paritet s træet 75 til at give to paritetsbit på linierne 81 og 79 30 respektive. Disse to paritetsbit på linierne 81 og 79 er derefter indkodet ifølge forbindelsesmønstret af 9-bit paritetstræerne ind i seks-bit checkbitbussen 80, der er en del af bussen 45 vist i fig. 5.

Således bliver 23-bit adressen indkodet som del af 35 de seks checkbit i 22-bit datakodeordet, der forsynes via bussen 45 til halvlederlagerarray'et 55 (se fig. 2).

Ved en efterfølgende læseoperation bliver et dataord læst fra lagerarray'et 55 (se fig. 2) og bliver transmitteret 20

DK 163752 B

på læsedatabussen 47 (se fig. 2 og 6), hvor det bliver kombineret med den nyligt genererede adresselæsningsparitetsbit, der blev transmitteret på linierne 79 og 81 til checkbitkomparatoren 83 vist i fig. 6. I checkbit-5 komparatoren bliver disse to adresseparitetsbit kombineret med det læste datakodeord til generering af et syndrom på syndrombussen 85, der indikerer typen af fejl, hvis der er nogle.

En adressefejl og en enkeltdatafejl i forbindelse 10 med hinanden vil altid blive detekteret som en dobbelteller multifejl.

Hvis alene en adressefejl er detekteret, vil den give sig udslag ved en af to særlige fejlkoder indikeret på syndrombussen (se Tabel 1 ovenfor). Den detekterede 15 adressefejl bliver sendt på linien 35 (se fig. 1) fra fejlkorrektinskodelogikken 15 til lagersystemfejlindkoderen 37 gennem hvilken signalet passerer ind i linierne 43 til CPU1en 23 og I/O-kanalen 25. Den detekterede adressefejl behandles af CPU'en 23 som lager-20 systemfejl. CPU'en 23 bruger så informationen på syndrombussen 85 til at bestemme typen af lagersystemfejl, der blev genereret på syndrcmbussen; hvis lagersystemfejlen er en adressefejl, afviser CPU'en de læste data.

CPU'en genererer så et interrupt af det kørende program 25 og informerer operatøren.

Der henvises til fig. 7 og 8. Her sikrer operationstilstandsmaskinerne 61 og 67 (med en meget høj grad af fejlsikkerhed), at alle lagermoduler 21 og lagerstyringen 13 efter hver cyklus af interaktion mellem la-30 gersubsystemet og processorsubsystemet modtager de samme ordrer og udfører de samme operationer. Den logiske funktion 68 i forbindelse med tilstandsregisteret 70 implementerer tilstandsmaskinen som defineret af tilstandsdiagrammerne 4A-4F. Tilstandsregisteret 70 indbefatter fem 35 flip-flops af i og for sig kendt teknik.

Der henvises nu til fig. 3 og 4A-4F. Her indkoder tilstandsbitten på linien 71 og tilstandsbitten på linien 52, da disse i indkodet form repræsenterer tilstan-

DK 163752 B

21 den af deres respektive operationstilstandsmaskiner, faktisk sekvensen af kontrollinietilstande i alle tidligere cykler siden det sidste reset af systemet.

Status af tilstandsmaskinen 67 (se fig. 3) er ge-5 nereret på linien 71. Status af tilstandsmaskinen 61 (se fig. 2) er genereret på linien 53 Sammenligningslogikken 69 (se fig. 3) detekterer enhver forskel i tilstanden repræsenteret på disse to linier. Denne sammenligning er kun gjort under en læsecyklus. Under en læs-10 ning, valgt af den fysiske adresse på bussen 33, aktiverer lagermodulet three-stateporten 54 (se fig. 2); ellers er porten inaktiv, dvs. i en højimpedans-tilstand. Således er en operationstilstandsbit tilført linien 53 af lagermodulet. Hvis der detekteres en forskel i til-15 stand af sammenligningslogikken 69, genererer sammenligningslogikken 69 et signal på operationscheckfejllini-en 41, der bliver forsynet til lagersystemfejlindkoderen 37 (se fig. l),og lagersystemfejlindkoderen 37 bevirker til gengæld, at et ukorrigerbart fejlsignal bliver gene-20 reret på bussen 43. Dette signal på bussen 43 bevirker så, når modtaget af CPU'en 23, et programinterrupt for. det · kørende systemprogram. CPU'en 23 læser også syndromkoden i syndrombussen 85. Syndromkoden vil indikere, at fejlen ikke er en lagerdata- eller adressefejl og således 25 indikere, at fejlen er et operationscheck i en speciel udførelsesform af . opfindelsen. Dette signal (signalet på operationschecklinien 41) kunne også blive genereret separat. I dette tilfælde ville fejlen transmitteret tijl CPU'en 23 blive klassificeret som et 30 operationscheckinterrupt i stedet for en generel klasse af ukorrigerbare fejlinterrupts som beskrevet ovenfor.

35

Claims (7)

1. Fremgangsmåde til overvågning af operationen af et computerlagersystem, hvis drift styres af signaler modtaget fra en processorenhed, kendetegnet 5 ved trin, der består i generering af et første og et andet digitalt tilstandssignal i forbindelse med henholdsvis processorenheden og lagersystemet, som hver for det første er indikative for styresignalerne genereret af processorenheden og modtaget af lagersystemet og for 10 det andet er indikative for tidligere genererede digitale tilstandssignaler; og sammenligning af det første og andet digitale tilstandssignal for ud. fra disse at generere et fejlsignal, der er indikativt for ukorrekt operation.

2. Computerlagersystemapparatur (11) til lag ring af data som svar på styresignaler udsendt af kredsløbsorganer, der styrer lagersystemoperation, hvilket apparat omfatter lageroperationsfejldetektionsorganer (13, 15, 17 og 37) til detektion af ukorrekt operation, 20 idet apparaturet er kendetegnet ved et første og et andet operationstilstandsmaskinorgan (61, 67), der henholdsvis er forbundet med ovennævnte lagersystem og ovennævnte kredsløbsorganer for sekventielt at antage individuelle enkelte af et antal forudbestemte digi-25 tale tilstande som svar på styresignaler, idet hver antaget digital tilstand er bestemt i alle tilfælde delvis ved benyttelse af et styresignal under en umiddelbart tidligere antaget digital tilstand, hvor hvert af opera-tionstilstandsmaskinorganerne omfatter organer for til-30 vejebringelse af et operationstilstandssignal, der er indikativt for en øjeblikkelig antaget digital tilstand, og sammenligningsorganer (69) forbundet til modtagelse af operationstilstandssignalerne og som kan generere et operationscheckfejlsignal, der indikerer ukorrekt lager-35 operation. DK 163752B *

3. Apparatur ifølge krav 2, kendetegnet ved, at styresignalerne svarer til et antal typer af lagersystemoperationer.

4. Apparatur ifølge krav 2 eller 3, kende-5 tegnet ved, at tilstandsmaskineorganerne (61, 67) hver omfatter logikfunktionsorganer (68) forbundet til at modtage styresignalerne for ud fra disse at generere den øjeblikkelige digitale tilstand.

5. Apparatur ifølge krav 2, 3 eller 4, kende-10 t e g n e t ved, at tilstandsmaskineorganerne (61, 67) hver omfatter tilstandsregisterorganer (70) til modtagelse og fastholdelse af den øjeblikkelige digitale tilstand genereret af logikfunktionsorganerne.

6. Apparatur ifølge krav 5, når dette afhænger af 15 krav 4, kendetegnet ved, at logikfunktionsorganet (68) er forbundet med tilstandsregistreringsorganet (70) for modtagelse af den tidligere antagne digitale tilstand for sammen med styresignalerne at generere den øjeblikkelige digitale tilstand.

7. Apparatur ifølge krav 4, kendetegnet ved, at logikfunktionsorganet (68) omfatter organer til modtagelse af den tidligere antagne digitale tilstand for sammen med de modtagne styresignaler at generere den øjeblikkelige digitale tilstand. 25 30 35