CN109766213A - 一种基于汉明码实现数据纠错的存储器电路 - Google Patents

Abstract

一种基于汉明码实现数据纠错的存储器电路和操作方法，该电路包括：编码模块和解码模块；该编码模块包括信息码输入单元、监督码产生单元、监督码缓存单元及信息码和监督码混合单元；解码模块包括分离单元、信息码输入缓存单元、校验单元及纠错单元。分离单元接收从存储器中取出一混合信息码组，将混合信息码分解成M位的第二信息码组和N位的第二监督码组。本发明的汉明码纠错方式，不仅可以确保数据在存储器间传输时的一致性，还可以应用于对容错要求很高的场所，特别是偶然出错的存储器，大幅度提高稳定性，更是能基于电路纠错实现高可靠性。

Description

一种基于汉明码实现数据纠错的存储器电路

技术领域

本发明涉及信息安全领域，尤其涉及使用汉明码编码对顺序相邻数据的校验方式，包括编码方式与校验方式，特别涉及一种基于汉明码实现数据纠错的存储器电路。

背景技术

在一些外部环境比较恶劣的情况下，一些大规模集成电路常常会受到干扰，导致不能正常工作。特别是像RAM这种利用双稳态进行存储的器件，往往会在强干扰下发生翻转，使原来存储的"0"变为"1"，或者"1"变为"0"，造成的后果往往是很严重的。例如，导致一些控制程序跑飞，存储的关键数据出错等等。

随着芯片集成度的增加，发生错误的可能性也在增大。在一些特定的应用中，这已经成为一个不能忽视的问题。例如在电子应用领域，偶发性失效就成为困扰设计师的一个难题。

目前，业界通常解决的方法有两种：

第一种，只能查错，但不能纠错，请参阅下表：

设计	方法	特点	举例说明
				简单校验	奇偶校验	易于实现，只能查错，不能纠错	UART

第二种，既能查错，也能纠错，请参阅下表：

从表可以看出，采用错误检测与纠正EDAC(Error Detection And Correction)电路来有效地减少或避免存储的关键数据出错的出现。根据检错、纠错的原理，主要思想是在数据写入时，根据写入的数据生成一定位数的校验码，与相应的数据一起保存起来；当读出的同时，也将校验码读出，进行判决。

针对这样的离散随机错误，使用Hamming编解码能很好的校验纠错。如果出现一位错误则自动纠正，将正确的数据送出，并同时将改正以后的数据回写覆盖原来错误的数据；如果出现两位错误则产生中断报告，通知CPU进行异常处理。所有这一切动作都是靠硬件设计自动完成的，具有实时性和自动完成的特点。通过这样的EDAC电路，能大大提高系统的抗干扰能力，从而提高系统的可靠性。

请参阅图1，图1所示为现有技术中基于汉明码实现数据纠错的编码电路。如图所示，汉明码编码就是将输入的一系列周期为11的m序列的信息码元输入汉明码编码系统中，分别加入4位监督位，编成15位的汉明码作为一组信源，再传输入信道中。

请参阅图2，图2所示为现有技术中基于汉明码实现数据纠错的解码电路。如图所示，(15,11)汉明码的译码就是将输入的15位汉明码翻译成11位的信息码，并且纠正其中可能出现的1bit位错误的过程。

从图1和图2可以看出，目前使用的汉明码编解码硬件纠错EDAC电路，由于其校验位数随消息长度基本呈对数增加，使其实现的电路结构非常复杂，硬件设计成本很高。

发明内容

为了克服上述现有技术存在的缺陷，本发明提供一种存储器中数据的校验方式，包括编码方式与校验方式，其使用汉明码利用一个以上的校验位，不仅可以验证数据是否有效，还能在数据出错的情况下指明错误位置。

为达到上述目的，本发明提供一种基于汉明码实现数据纠错的存储器电路，其包括：编码模块和解码模块；

所述编码模块包括：

信息码输入单元，用于接收第一信息码组；其中，所述第一信息码组包括M位信息码；

监督码产生单元，根据所述第一信息码组采用汉明码编码方式确定第一监督码组和所述第一监督码组的插入位置规则，其中，所述第一监督码组的位数为N；

监督码缓存单元，用于接收所述第一监督码组，并控制所述第一监督码组中的相应监督码是否移出合并；

信息码和监督码混合单元，接收所述第一信息码组，根据所述第一监督码组的插入位置规则，将所述第一监督码组中的监督码插入到所述第一信息码组中，并将编码后的混合信息码组存入存储器中；其中，所述混合信息码具有N+M位；

所述解码模块包括：

分离单元，其接收从所述存储器中取出一所述混合信息码组，将所述混合信息码分解成M位的第二信息码组和N位的第二监督码组；

信息码输入缓存单元，其接收并缓存所述第二信息码组；

校验单元，接收所述第二监督码组，逐位确定所述信息码输入缓存单元串行输出的所述第二信息码组中相应信息码是否有错，产生判决结果；

纠错单元，如果有错，所述纠错单元根据所述判决结果对所述第二信息码组中出错信息码取反输出；如果没有错，直接输出；直到校验完所述第二信息码组中的M位信息码，最终输出结果与所述第一信息码组中的M位信息码一致。

进一步地，所述校验单元包括第一触发器、第二触发器、第三触发器、第四触发器、反向器和与门；所述第一触发器、第二触发器、第三触发器和第四触发器同时接收所述第二监督码组并行输入的相应监督码；所述第一触发器将结果分别输出到所述与门、第三触发器和第四触发器的输入端；所述第二触发器将结果分别输出到所述与门和所述第一触发器的输入端；所述第三触发器将结果分别输出到第二触发器的输入端和经所述反向器到所述与门的输入端，所述第四触发器将结果分别输出到所述与门和第三触发器的输入端；将所述与门的输出作为所述第二信息码组中相应信息码是否有错的判决码输出。

进一步地，所述监督码产生单元包括上第一触发器、下第一触发器、第二触发器、第三触发器和第四触发器；所述监督码缓存单元为第零触发器；所述上第一触发器、下第一触发器、第二触发器、第三触发器、第四触发器同时接收所述第一信息码组输入的信息码；所述下第一触发器将结果分别输出到所述第零触发器和上第一触发器的输入端；所述第二触发器将结果输出到所述下第一触发器的输入端；所述第三触发器将结果输出到第二触发器，所述第四触发器将结果输出到所述第三触发器的输入端；所述上第一触发器将结果分别输出到所述第三触发器和所述第四触发器的输入端。

进一步地，所述信息码和监督码混合单元为与门；所述与门接收所述第一信息码组和所述第一监督码组中的信息，根据所述第一监督码组的插入位置规则，形成所述混合信息码输出。

进一步地，所举例的M为11，N为4，同等思路可以应用于其它长度的编解码。

为达到上述目的，本发明提供一种采用上述基于汉明码实现数据纠错的存储器电路的操作方法，其包括编码步骤和解码步骤：

所述编码步骤具体包括如下：

步骤S11：接收原始数据的第一信息码组；其中，所述第一信息码组包括M位信息码；

步骤S12：根据所述第一信息码组采用汉明码编码方式确定第一监督码组和所述第一监督码组的插入位置规则，其中，所述第一监督码组的位数为N；

步骤S13：接收所述第一监督码组，并控制所述第一监督码组中的相应监督码是否移出合并；

步骤S14：接收所述原始数据的第一信息码组，根据所述第一监督码组的插入位置规则，将所述第一监督码组中的监督码插入到所述原始数据的第一信息码组中，并将编码后的混合信息码组存储入存储器中；其中，所述混合信息码具有N+M位；

所述解码步骤包括：

步骤S21：接收从所述存储器中取出一所述混合信息码组，将所述混合信息码分解成M位的第二信息码组和N位的第二监督码组；

步骤S22：接收并缓存所述第二信息码组；

步骤S23：接收所述第二监督码组，逐位确定所述信息码输入缓存单元串行输出的所述第二信息码组中相应信息码是否有错，产生判决结果；

步骤S24：如果有错，所述纠错单元根据所述判决结果对所述第二信息码组中出错信息码取反输出；如果没有错，直接输出；直到校验完所述第二信息码组中的M位信息码，最终输出结果与所述第一信息码组中的M位信息码一致。

从上述可以看出，本发明涉及一种存储器中数据的校验方式。当计算机存储或移动数据时，可能会产生数据位错误。使用汉明码对数据进行编码，可以验证数据是否有效，还能在数据出错的情况下指明错误位置。校验时，将校验位与有效信息位一起形成的汉明校验码进行保存和传送，当接收到校验码后，对其进行校验即可判断是否出错。

与现有技术相比较，实施本发明的汉明码纠错方式，不仅可以确保数据在存储器间传输时的一致性，还可以应用于对容错要求很高的场所，特别是偶然出错的存储器，大幅度提高稳定性，更是能基于电路纠错实现高可靠性。

附图说明

通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。

图1所示为现有技术中基于汉明码实现数据纠错的编码电路

图2所示为现有技术中基于汉明码实现数据纠错的解码电路

图3示出了根据本发明基于汉明码实现数据纠错的存储器电路的功能模块示意图

图4示出了根据本发明编码模块的具体电路示意图

图5所示为本发明编码模块中4位监督码产生原理示意图(图中箭头处的“+”为按位加(XOR异或运算))

图6所示为本发明编码模块中编码后的混合码拼接示意图

图7示出了根据本发明解码模块的具体电路示意图

图8所示为本发明解码模块原理示意图(图中箭头处的“+”为按位加(XOR异或运算))

图9所示为本发明解码模块中解码后的拼接示意图

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面进一步结合图3至图9对本发明作详细描述。

本领域技术人员清楚，偶发性失误是非常局域化的，一般只会影响存储器中任意存储单元的1bit位，不会大面积出错。因此，本发明特别适合应用纠正存储单元中可能出现的任意1bit位的错误。

请参阅图3，图3示出了根据本发明基于汉明码实现数据纠错的存储器电路的功能模块示意图。如图所示，该基于汉明码实现数据纠错的存储器电路，其包括编码模块和解码模块。

在本发明的实施例中，该编码模块包括信息码输入单元、监督码产生单元、监督码缓存单元及信息码和监督码混合单元；信息码输入单元用于接收第一信息码组；其中，第一信息码组包括M位信息码；监督码产生单元根据第一信息码组采用汉明码编码方式确定第一监督码组和第一监督码组的插入位置规则，其中第一监督码组的位数为N；监督码缓存单元用于接收第一监督码组，并控制第一监督码组中的相应监督码是否移出合并；信息码和监督码混合单元接收第一信息码组，根据第一监督码组的插入位置规则，将第一监督码组中的监督码插入到第一信息码组中，并将编码后的混合信息码组存入存储器中；其中，混合信息码具有N+M位。

解码模块包括分离单元、信息码输入缓存单元、校验单元及纠错单元。分离单元接收从存储器中取出一混合信息码组，将混合信息码分解成M位的第二信息码组和N位的第二监督码组。信息码输入缓存单元，其接收并缓存第二信息码组；校验单元，接收第二监督码组，逐位确定信息码输入缓存单元串行输出的第二信息码组中相应信息码是否有错，产生判决结果；纠错单元根据判决结果进行纠错，如果有错，对所确定的第二信息码组中出错信息码取反输出；如果没有错，直接输出；直到校验完第二信息码组中的M位信息码，最终输出结果与第一信息码组中的M位信息码一致。下面以信息码为11位，相应计算出的监督码为4位为例，根据具体电路进行详细说明。需要说明的是，图4和图5中的所有触发器的标号仅适用于本图本身，并不适用其它图的标号示例，举例来说，图4中的第一触发器并不是图5中的第一触发器。

请参阅图4，图4示出了根据本发明编码模块的具体电路示意图。如图4所示，在本发明的实施例中，监督码产生单元包括上第一触发器、下第一触发器、第二触发器、第三触发器、第四触发器；监督码缓存单元为第零触发器；上第一触发器、下第一触发器、第二触发器、第三触发器、第四触发器同时接收第一信息码组输入的信息码；下第一触发器将结果分别输出到第零触发器和上第一触发器的输入端；第二触发器将结果输出到下第一触发器的输入端；第三触发器将结果输出到第二触发器，第四触发器将结果输出到第三触发器的输入端；上第一触发器将结果分别输出到第三触发器和第四触发器的输入端。

在本发明的实施例中，信息码和监督码混合单元为与门；与门接收第一信息码组和第一监督码组中的信息，根据第一监督码组的插入位置规则，形成混合信息码输出。

请参阅图5，图5所示为本发明编码模块中4位监督码产生原理示意图。

在本发明的实施例中，编码模块在得到11位原始信息码以后，采用汉明码编码方式确定得到4位监督码和该4位监督码插入11位原始信息码的位置规则。D1/D2/D3/D4监督码的输出结果如下：下式中的m表示11位原始信息码输入顺序。

请再参阅图4，图4中的五个触发器分别存储监督码的第1/1/2/3/4位，这五个触发器的值是轮换机制，使得逐位地通过D1触发器，移入最右边的D0触发器中，D0触发器用来暂存准备插入原始信息码的监督码。

并且，同时将四位监督码保存在D1’/D1/D2/D3/D4这五个触发器中，假设是5’b11010，这时D0触发器清零；下一时刻左边的这五个触发器变为5’b10111，D0触发器为1(如图5所示)。每一行数字都依赖于上一行，逐周期循环。

需要说明的是，监督码缓存单元为D0触发器，其在接收第一监督码组中的信息过程中，还控制第一监督码组中的相应监督码是否移出合并；也就是说，根据第一监督码组的插入位置规则，将第一监督码组中的信息插入到第一信息码组中，编码单元输出的混合信息码具有15位，最后，将编码后的混合信息码组存入存储器中。

在本发明的实施例中，混合信息码的拼接不是连续的，下面以8位信息码和4位监督码为例(如图6所示)，说明一下混合信息码的拼接规则如下：

原信息码：10011101

①、确定校验码位数

原始信息码一共8位，根据汉明码算法可知校验码位数为4位

②、确定校验码位置

？？1？001？1101

③、计算机各位校验码

Pn校验码位校验的码字位为：第2n-1位(也就是Pn本身)、第2n-1+1位、第2n-1+2位、第2n-1+3位、……、第2n-1位，第3×2n-1位、第3×2n-1+1、……、第2×2n-1位，第5×2n-1位、第5×2n-1+1位、第3×2n-1位，……、第7×2n-1位、第7×2n-1+1位、……、第4×2n-1位，……，第(2m-1)2n-1位、……第m×2n-1位。

为实施本发明状态机，使用汉明码对数据进行编码，可以验证数据是否有效，还能在数据出错的情况下指明错误位置。校验时，将校验位与有效信息位一起形成的汉明校验码进行保存和传送，当接收到校验码后，对其进行校验即可判断是否出错。

采用本发明基于汉明码实现数据纠错的存储器电路的操作方法，编码步骤具体包括如下：

步骤S11：接收原始数据的第一信息码组；其中，所述第一信息码组包括M位信息码；

步骤S12：根据所述第一信息码组采用汉明码编码方式确定第一监督码组和所述第一监督码组的插入位置规则，其中，所述第一监督码组的位数为N；

步骤S13：接收所述第一监督码组，并控制所述第一监督码组中的相应监督码是否移出合并；

步骤S14：接收所述原始数据的第一信息码组，根据所述第一监督码组的插入位置规则，将所述第一监督码组中的监督码插入到所述原始数据的第一信息码组中，并将编码后的混合信息码组存储入存储器中；其中，所述混合信息码具有N+M位。

请参阅图7，图7示出了根据本发明解码模块的具体电路示意图。如图所示，解码模块包括分离单元、信息码输入缓存单元、校验单元和纠错单元：校验单元包括第一触发器、第二触发器、第三触发器、第四触发器、反向器和与门；第一触发器、第二触发器、第三触发器和第四触发器同时接收第二监督码组并行输入的相应监督码；第一触发器将结果分别输出到与门、第三触发器和第四触发器的输入端；第二触发器将结果分别输出到与门和第一触发器的输入端；第三触发器将结果分别输出到第二触发器的输入端和经反向器到与门的输入端，第四触发器将结果分别输出到与门和第三触发器的输入端；将与门的输出作为第二信息码组中相应信息码是否有错的判决码输出。

请参阅图8和图9，图8所示为本发明解码模块原理示意图；图9所示为本发明解码模块中解码后的拼接示意图。如图所示，在纠错译码的时候，在接收到全部码组(包括11位信息码和4位监督码)按照(15,11)对应位分离，把信息码(11位)放到输入缓存器中，监督码(4位)放到上方的四个触发器中，进行解码；解码结果用以判别接受到的码组中信息码是否有错。假设，对于分离得到D4/D3/D2/D1对应的4位监督码为4’b1100初值，可知第1轮后变为4’b0110，结果为0，由此判决输出码组最低位和缓存器一样；第2轮后变为4’b0111，结果为0，由此判决输出码组最低位和缓存器一样。

如果无误，则输出码组就是缓存器中对应位；如果有错，则将缓存器中对应位取反以后作为输出，二进制的特点决定了取反以后必然纠正；这样就可以保证输出码组正确无误。

采用本发明基于汉明码实现数据纠错的存储器电路的操作方法，解码步骤包括：

步骤S21：接收从所述存储器中取出一所述混合信息码组，将所述混合信息码分解成M位的第二信息码组和N位的第二监督码组；

步骤S22：接收并缓存所述第二信息码组；

步骤S23：接收所述第二监督码组，逐位确定所述信息码输入缓存单元串行输出的所述第二信息码组中相应信息码是否有错，产生判决结果；

步骤S24：如果有错，所述纠错单元根据所述判决结果对所述第二信息码组中出错信息码取反输出；如果没有错，直接输出；直到校验完所述第二信息码组中的M位信息码，最终输出结果与所述第一信息码组中的M位信息码一致。

综上所述，由于上述逻辑运算相对简单，可以只使用组合电路实现，不依赖于具体时钟同步控制，这样的电路设计通用性强，应用广泛。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (6)

1.一种基于汉明码实现数据纠错的存储器电路，其特征在于，包括：编码模块和解码模块；所述编码模块包括：

信息码输入单元，用于接收第一信息码组；其中，所述第一信息码组包括M位信息码；

监督码产生单元，根据所述第一信息码组采用汉明码编码方式确定第一监督码组和所述第一监督码组的插入位置规则，其中，所述第一监督码组的位数为N；

监督码缓存单元，用于接收所述第一监督码组，并控制所述第一监督码组中的相应监督码是否移出合并；

信息码和监督码混合单元，接收所述第一信息码组，根据所述第一监督码组的插入位置规则，将所述第一监督码组中的监督码插入到所述第一信息码组中，并将编码后的混合信息码组存入存储器中；其中，所述混合信息码具有N+M位；

所述解码模块包括：

分离单元，其接收从所述存储器中取出一所述混合信息码组，将所述混合信息码分解成M位的第二信息码组和N位的第二监督码组；

信息码输入缓存单元，其接收并缓存所述第二信息码组；

校验单元，接收所述第二监督码组，逐位确定所述信息码输入缓存单元串行输出的所述第二信息码组中相应信息码是否有错，产生判决结果；

纠错单元，如果有错，所述纠错单元根据所述判决结果对所述第二信息码组中出错信息码取反输出；如果没有错，直接输出；直到校验完所述第二信息码组中的M位信息码，最终输出结果与所述第一信息码组中的M位信息码一致。

2.根据权利要求1所述的基于汉明码实现数据纠错的存储器电路，其特征在于，所述校验单元包括第一触发器、第二触发器、第三触发器、第四触发器、反向器和与门；所述第一触发器、第二触发器、第三触发器和第四触发器同时接收所述第二监督码组并行输入的相应监督码；所述第一触发器将结果分别输出到所述与门、第三触发器和第四触发器的输入端；所述第二触发器将结果分别输出到所述与门和所述第一触发器的输入端；所述第三触发器将结果分别输出到第二触发器的输入端和经所述反向器到所述与门的输入端，所述第四触发器将结果分别输出到所述与门和第三触发器的输入端；将所述与门的输出作为所述第二信息码组中相应信息码是否有错的判决码输出。

3.根据权利要求1所述的基于汉明码实现数据纠错的存储器电路，其特征在于，所述监督码产生单元包括上第一触发器、下第一触发器、第二触发器、第三触发器和第四触发器；所述监督码缓存单元为第零触发器；所述上第一触发器、下第一触发器、第二触发器、第三触发器、第四触发器同时接收所述第一信息码组输入的信息码；所述下第一触发器将结果分别输出到所述第零触发器和上第一触发器的输入端；所述第二触发器将结果输出到所述下第一触发器的输入端；所述第三触发器将结果输出到第二触发器，所述第四触发器将结果输出到所述第三触发器的输入端；所述上第一触发器将结果分别输出到所述第三触发器和所述第四触发器的输入端。

4.根据权利要求3所述的基于汉明码实现数据纠错的存储器电路，其特征在于，所述信息码和监督码混合单元为与门；所述与门接收所述第一信息码组和所述第一监督码组中的信息，根据所述第一监督码组的插入位置规则，形成所述混合信息码输出。

5.根据权利要求1所述的基于汉明码实现数据纠错的存储器电路，其特征在于，所述的M为11，N为4。

6.一种采用权利要求1-5任意一个所述基于汉明码实现数据纠错的存储器电路的操作方法，其特征在于，包括编码步骤和解码步骤：

所述编码步骤具体包括如下：

步骤S11：接收原始数据的第一信息码组；其中，所述第一信息码组包括M位信息码；

步骤S12：根据所述第一信息码组采用汉明码编码方式确定第一监督码组和所述第一监督码组的插入位置规则，其中，所述第一监督码组的位数为N；

步骤S13：接收所述第一监督码组，并控制所述第一监督码组中的相应监督码是否移出合并；

步骤S14：接收所述原始数据的第一信息码组，根据所述第一监督码组的插入位置规则，将所述第一监督码组中的监督码插入到所述原始数据的第一信息码组中，并将编码后的混合信息码组存储入存储器中；其中，所述混合信息码具有N+M位；

所述解码步骤包括：

步骤S21：接收从所述存储器中取出一所述混合信息码组，将所述混合信息码分解成M位的第二信息码组和N位的第二监督码组；

步骤S22：接收并缓存所述第二信息码组；

步骤S23：接收所述第二监督码组，逐位确定所述信息码输入缓存单元串行输出的所述第二信息码组中相应信息码是否有错，产生判决结果；

步骤S24：如果有错，所述纠错单元根据所述判决结果对所述第二信息码组中出错信息码取反输出；如果没有错，直接输出；直到校验完所述第二信息码组中的M位信息码，最终输出结果与所述第一信息码组中的M位信息码一致。