JPS5816552B2 - バブルメモリチップ製造方法 - Google Patents
バブルメモリチップ製造方法Info
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- JPS5816552B2 JPS5816552B2 JP10153777A JP10153777A JPS5816552B2 JP S5816552 B2 JPS5816552 B2 JP S5816552B2 JP 10153777 A JP10153777 A JP 10153777A JP 10153777 A JP10153777 A JP 10153777A JP S5816552 B2 JPS5816552 B2 JP S5816552B2
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910000889 permalloy Inorganic materials 0.000 claims description 39
- 239000004020 conductor Substances 0.000 claims description 37
- 230000002159 abnormal effect Effects 0.000 claims description 13
- 239000002223 garnet Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000001629 suppression Effects 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 238000000151 deposition Methods 0.000 description 12
- 229910052681 coesite Inorganic materials 0.000 description 10
- 229910052906 cristobalite Inorganic materials 0.000 description 10
- 229910052682 stishovite Inorganic materials 0.000 description 10
- 229910052905 tridymite Inorganic materials 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 7
- 238000001259 photo etching Methods 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000011109 contamination Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910000815 supermalloy Inorganic materials 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Landscapes
- Thin Magnetic Films (AREA)
Description
【発明の詳細な説明】
本発明は磁性ガーネット膜上に異常バルブ抑制用パーマ
ロイ膜を備えたバブルメモリチップのポンディングパッ
ド（第２導体層）と、バルブの発生、検出等を行なう導
体層（第１導体層）とを接続するスルーホールを、絶縁
層を貫通して設ける部分の製造方法に関する。
ロイ膜を備えたバブルメモリチップのポンディングパッ
ド（第２導体層）と、バルブの発生、検出等を行なう導
体層（第１導体層）とを接続するスルーホールを、絶縁
層を貫通して設ける部分の製造方法に関する。
従来は上記部分の製造に際し、それぞれ第１図および第
２図に示すように、磁性ガーネット膜の上に異常バブル
抑制用パーマロイ膜とＳ ｔ ０２絶縁層とを被着した
後、前記両者の不要部分を通常のエツチング液を用いた
ホトエツチングにより除去するか、あるいは異常バブル
抑制用パーマロイ膜をマスク被着法によって、あらかじ
め該層の不要部分が生じないように被着するかしていた
。
２図に示すように、磁性ガーネット膜の上に異常バブル
抑制用パーマロイ膜とＳ ｔ ０２絶縁層とを被着した
後、前記両者の不要部分を通常のエツチング液を用いた
ホトエツチングにより除去するか、あるいは異常バブル
抑制用パーマロイ膜をマスク被着法によって、あらかじ
め該層の不要部分が生じないように被着するかしていた
。
第１図において、１は磁性ガーネット膜、２は異常バブ
ル抑制用パーマロイ膜、３はＳ １０２絶縁層、４はバ
ブルの発生、分割、復製等を行なうＡ１２−Ｃｕの合金
等よりなる第１導体層、５はスペーシグ用ＳｉＯ□絶縁
層、６はバブル転送や検出に用いるＴバーやシェブロン
のパターンヲ有スルパーマロイのパターン層、Ｔは表面
保護用のＳｉＯ□絶縁層、８はボンデインバッドをなす
第２導体層、９は絶縁層５および７を貫通してエッチさ
れた穴の内側表面に導体を被着し第１導体層４と第２導
体層８とを接続するスルーホールである。
ル抑制用パーマロイ膜、３はＳ １０２絶縁層、４はバ
ブルの発生、分割、復製等を行なうＡ１２−Ｃｕの合金
等よりなる第１導体層、５はスペーシグ用ＳｉＯ□絶縁
層、６はバブル転送や検出に用いるＴバーやシェブロン
のパターンヲ有スルパーマロイのパターン層、Ｔは表面
保護用のＳｉＯ□絶縁層、８はボンデインバッドをなす
第２導体層、９は絶縁層５および７を貫通してエッチさ
れた穴の内側表面に導体を被着し第１導体層４と第２導
体層８とを接続するスルーホールである。
なおパーマロイ膜２とＳｉＯ□絶縁層３とを被着後、両
者の不要部分を、ホトレジストマスクを用いエツチング
液で除去する際、パーマロイ膜２は第１図にＡと示す部
分がサイドエッチされ、第１導体層４とパーマロイ膜２
とは電気的に接触、短絡しない。
者の不要部分を、ホトレジストマスクを用いエツチング
液で除去する際、パーマロイ膜２は第１図にＡと示す部
分がサイドエッチされ、第１導体層４とパーマロイ膜２
とは電気的に接触、短絡しない。
第２図はパーマロイ膜２が不要部分に生じないように、
あらかじめ磁性ガーネット膜１上の不要部分をマスクし
ておいてパーマロイ膜２を被着した例を示す図である。
あらかじめ磁性ガーネット膜１上の不要部分をマスクし
ておいてパーマロイ膜２を被着した例を示す図である。
第２図に用いた符号は第１図の接合と同様である。
従来前記の様な作業工程をとっていた理由は、もし第３
図に示す様に磁性ガーネット膜１の全面にパーマロイ膜
２とＳｉＯ□絶縁層３とを被着し、その上に第１導体層
４を通常のホトリソグラフ法で所望形状に配設し、その
後全面にスペーシング用Ｓ ｉ ０２絶縁層５を被着し
、その上にパーマロイのパターン層６を通常のホトリソ
グラフ法で所望形状に配設し、その後全面に表面保護用
ＳｉＯ２絶縁層７を被着してから、第２導体層８を第１
導体層４に接続するスルーホール９を設けるために、絶
縁層５と７とを貫通して第１導体層４に達する穴を通常
のホトリソゲラフ法によりエツチング液を用いてエッチ
すると、第１導体層４が侵され、その下の絶縁層３に第
３図中に破線で示す様なピンホール１０が生じ、そこに
第２導体層８を被着する際に導体が侵入して導体層４，
８とパーマロイ膜２とを短絡する不良が高率で発生する
からである。
図に示す様に磁性ガーネット膜１の全面にパーマロイ膜
２とＳｉＯ□絶縁層３とを被着し、その上に第１導体層
４を通常のホトリソグラフ法で所望形状に配設し、その
後全面にスペーシング用Ｓ ｉ ０２絶縁層５を被着し
、その上にパーマロイのパターン層６を通常のホトリソ
グラフ法で所望形状に配設し、その後全面に表面保護用
ＳｉＯ２絶縁層７を被着してから、第２導体層８を第１
導体層４に接続するスルーホール９を設けるために、絶
縁層５と７とを貫通して第１導体層４に達する穴を通常
のホトリソゲラフ法によりエツチング液を用いてエッチ
すると、第１導体層４が侵され、その下の絶縁層３に第
３図中に破線で示す様なピンホール１０が生じ、そこに
第２導体層８を被着する際に導体が侵入して導体層４，
８とパーマロイ膜２とを短絡する不良が高率で発生する
からである。
しかし従来の様にあらかじめパーマロイ膜２と絶縁層３
との不要部分をホトエツチングにより除去する工程を挿
入すれば工程が長くなり、そのために欠陥を生ずる異物
混入の機会が増加し歩留低下の一因となる。
との不要部分をホトエツチングにより除去する工程を挿
入すれば工程が長くなり、そのために欠陥を生ずる異物
混入の機会が増加し歩留低下の一因となる。
また異常バブル抑制用パーマロイ膜２の不要な部分をあ
らおじめマスクしてパーマロイ膜２を蒸着する従来の方
法は、マスクがウェーハに接触し異物混入の機会が増加
して歩留が低下し、さらに該マスク着脱のために、パー
マロイ膜２、絶縁層３、第１導体層４の全面被着（その
後ホトエツチングで不要部を除去）の３工程を同一被着
機内で連続して作業できないという欠点がある。
らおじめマスクしてパーマロイ膜２を蒸着する従来の方
法は、マスクがウェーハに接触し異物混入の機会が増加
して歩留が低下し、さらに該マスク着脱のために、パー
マロイ膜２、絶縁層３、第１導体層４の全面被着（その
後ホトエツチングで不要部を除去）の３工程を同一被着
機内で連続して作業できないという欠点がある。
本発明は前記従来の方法の欠点を除去した異常バブル抑
制用パーマロイ膜つきバブルメモリチップ製造方法を提
供することを目的とする。
制用パーマロイ膜つきバブルメモリチップ製造方法を提
供することを目的とする。
上記目的を達成するために本発明においては、第１導体
層と第２導体層とを、スペーシング用絶縁層や保護用絶
縁層などの中間絶縁層を貫ぬくスルーホールを設けて接
続するために前記中間絶縁層をエッチする際、プラズマ
エツチングを用いることとした。
層と第２導体層とを、スペーシング用絶縁層や保護用絶
縁層などの中間絶縁層を貫ぬくスルーホールを設けて接
続するために前記中間絶縁層をエッチする際、プラズマ
エツチングを用いることとした。
第４図は本発明の第１実施例図である。
バブルを保持する磁性ガーネット膜１の上に全面的に異
常バルブ抑制用パーマロイ膜２、ＳｉＯ２絶縁層３、第
１導体層４を、同一被着機内に入れたまま順次多源連続
被着を行ない、通常のホトエツチングにより第１導体層
４の必要部分を所定形状に残して他部分はエッチして除
去する。
常バルブ抑制用パーマロイ膜２、ＳｉＯ２絶縁層３、第
１導体層４を、同一被着機内に入れたまま順次多源連続
被着を行ない、通常のホトエツチングにより第１導体層
４の必要部分を所定形状に残して他部分はエッチして除
去する。
その上に全面的にスペーシング用Ｓ ｉ’０２絶縁層５
を被着し、さらにその上に全面的にパーマロイ膜を被着
し、その後通常のホトエツチング法によってバブル転送
用のＴ−バーパターンや検出用のシェブロンパターン部
分を残して他部分をエッチして除去し、パーマロイのパ
ターン層６を設ける。
を被着し、さらにその上に全面的にパーマロイ膜を被着
し、その後通常のホトエツチング法によってバブル転送
用のＴ−バーパターンや検出用のシェブロンパターン部
分を残して他部分をエッチして除去し、パーマロイのパ
ターン層６を設ける。
その上に更に表面保護用のＳ ｉ０２絶縁層７を被着す
る。
る。
つぎにその上にホトレジスト膜を被着しマスク露光現像
を通常のごとく行なって所望のスルーホール８の部分の
み絶縁層７が露出しその他の部分はホトレジスト膜にお
おわれた状態とする（以後ホトレジストレーションとよ
ぶ）。
を通常のごとく行なって所望のスルーホール８の部分の
み絶縁層７が露出しその他の部分はホトレジスト膜にお
おわれた状態とする（以後ホトレジストレーションとよ
ぶ）。
この状態でＣＦ。等のエツチングガスを流してＳ ｉ０
２絶縁層のみをプラズマエツチングにより除去する。
２絶縁層のみをプラズマエツチングにより除去する。
この時Ａ １−Ｃｕ膜はほとんどエッチされない。
プラズマエツチング終了後装置内のガスをＣＦ４等から
０２に切換え、同一装置内に入れたままホトレジスト膜
を灰化して除去する。
０２に切換え、同一装置内に入れたままホトレジスト膜
を灰化して除去する。
その後第２導体層を被着し所望のパターンを得る。
この様にして得た製品は構造的には第３図に示した従来
の物と同様であるが、第３図中に示したピンホール１０
が多発しなくなり歩留が大幅に向上し、この構造を量産
に実用することができる様になる。
の物と同様であるが、第３図中に示したピンホール１０
が多発しなくなり歩留が大幅に向上し、この構造を量産
に実用することができる様になる。
しかもその結果第１表に示す様に従来の方法では５工程
を要した所が本発明によれば２工程に短縮される。
を要した所が本発明によれば２工程に短縮される。
第２実施例について述べれば、磁性ガーネット膜上に、
異常バブル抑制用パーマロイ膜、Ｓ ｉ ０２絶縁層、
第１導体層を、同一被着機内に入れたまま順次多源連続
被着し、その後通常のホトエツチングにより第１導体層
を所要のパターンに形成し、さらに、その上にスペーシ
ング用Ｓ ｉ０２絶縁層、バブル転送、検出用のパーマ
ロイパターンを作るためのパーマロイ層を同一被着機内
で連続して被着し、その後ホトレジストパターンを形成
してイオンミリングによりパーマロイの所望パターンを
形成させ、その上に保護用ＳｉＯ２絶縁層を被着する。
異常バブル抑制用パーマロイ膜、Ｓ ｉ ０２絶縁層、
第１導体層を、同一被着機内に入れたまま順次多源連続
被着し、その後通常のホトエツチングにより第１導体層
を所要のパターンに形成し、さらに、その上にスペーシ
ング用Ｓ ｉ０２絶縁層、バブル転送、検出用のパーマ
ロイパターンを作るためのパーマロイ層を同一被着機内
で連続して被着し、その後ホトレジストパターンを形成
してイオンミリングによりパーマロイの所望パターンを
形成させ、その上に保護用ＳｉＯ２絶縁層を被着する。
更にスルーホール用ホトレジストパターンを形成した後
に、プラズマエツチングによるスペーシング用絶縁層、
保護用絶縁層に対するスルーホールの穴あけと、ホトレ
ジスト膜のプラズマ灰化とを同一装置内で連続して行な
ってから第２導体層を被着する。
に、プラズマエツチングによるスペーシング用絶縁層、
保護用絶縁層に対するスルーホールの穴あけと、ホトレ
ジスト膜のプラズマ灰化とを同一装置内で連続して行な
ってから第２導体層を被着する。
第２表に示すように従来４工程を要していた（第２表中
従来方法３）所が、本実施例においては３工程に短縮さ
れる。
従来方法３）所が、本実施例においては３工程に短縮さ
れる。
第３実施例は疑似１マスクレベルの場合であるが、磁性
ガーネット膜上に異常バブル抑制用パーマロイ膜、Ｓｉ
Ｏ□絶縁層、第１導隼層、スペーシング用ＳｉＯ□絶縁
層、バブル転送用などのパーマロイパターンのためのパ
ーマロイ層までを、同一被着機内で多源連続被着し、そ
の後ホトレジストパターンを形成する。
ガーネット膜上に異常バブル抑制用パーマロイ膜、Ｓｉ
Ｏ□絶縁層、第１導隼層、スペーシング用ＳｉＯ□絶縁
層、バブル転送用などのパーマロイパターンのためのパ
ーマロイ層までを、同一被着機内で多源連続被着し、そ
の後ホトレジストパターンを形成する。
この場合は露光用マスクは１枚ではあるが、マスクの光
透過率の部分的の差によってホトレジスト膜厚に部分的
に段差が生じるようになっている。
透過率の部分的の差によってホトレジスト膜厚に部分的
に段差が生じるようになっている。
そのためにこのホトレジストパターンを用い、ホトレジ
スト膜をも研削できるイオンミリンダを行なえば、パー
マロイパターンと、バブル発生や検出などに必要な第１
導体のパターンとを同時に作ることができる。
スト膜をも研削できるイオンミリンダを行なえば、パー
マロイパターンと、バブル発生や検出などに必要な第１
導体のパターンとを同時に作ることができる。
その上に保護用絶縁層を被着し、ホトレジストレーショ
ンを行ない、プラズマエツチングによりポンディングパ
ッドと第１導体層とを接続するスルーホール用の穴を絶
縁層に貫通させ、その後ホトレジスト膜をプラズマ灰化
させ、第２導体層を被着する。
ンを行ない、プラズマエツチングによりポンディングパ
ッドと第１導体層とを接続するスルーホール用の穴を絶
縁層に貫通させ、その後ホトレジスト膜をプラズマ灰化
させ、第２導体層を被着する。
第５図は本発明の第４実施例図である。
本図において１１はＳｉＯ□絶縁層でその他の符号は第
４図の場合と同一である。
４図の場合と同一である。
本実施例では、第１実施例の場合の第１導体４層４を特
別に設ける代りにパーマロイのパターン層６にバブル発
生などに必要なパターンをも設け゛である。
別に設ける代りにパーマロイのパターン層６にバブル発
生などに必要なパターンをも設け゛である。
すなわち１マスクレベルである。
磁性ガーネット膜１上全面に、異常バブル抑制用パーマ
ロイ膜２、ＳｉＯ２絶縁層１１、導体兼バブル転送など
のためのパーマロイパターンのための層を、同一被着機
内で多源連続被着する。
ロイ膜２、ＳｉＯ２絶縁層１１、導体兼バブル転送など
のためのパーマロイパターンのための層を、同一被着機
内で多源連続被着する。
その後通常のホトエツチング法により前記パーマロイパ
ターンのための層を所望のパターンに形成する。
ターンのための層を所望のパターンに形成する。
こ９パーマロイのパターン層６の上に保護−絶縁層Ｔ：
を被着し、ホトレジストレーションを行ない、プラズマ
エツチングによりポンディングパッド（第２導体層）と
第１導体層兼用のパーマロイのバぞ一ン層６とを接続す
るスルーホール用の穴を絶縁層７に貫通させ、その後ホ
トレジスト膜をプラズマにより灰化させ、第２導体層８
を被着する。
を被着し、ホトレジストレーションを行ない、プラズマ
エツチングによりポンディングパッド（第２導体層）と
第１導体層兼用のパーマロイのバぞ一ン層６とを接続す
るスルーホール用の穴を絶縁層７に貫通させ、その後ホ
トレジスト膜をプラズマにより灰化させ、第２導体層８
を被着する。
前掲第２表には従来の方法による場合と本発明による場
合との工程の例が示しであるが、プラズマエツチングを
用いることによって、その前の工程が大幅に短縮できる
ことがわかる。
合との工程の例が示しであるが、プラズマエツチングを
用いることによって、その前の工程が大幅に短縮できる
ことがわかる。
以上説明した様に本発明によれば、工程が短縮され、し
かも歩留が向上するという効果が得られる。
かも歩留が向上するという効果が得られる。
第１図、第２図は従来の方法により製造したバブルメモ
リチップの断面構造図、第３図は従来のエツチング液に
よる製造で発生し易い短絡不良の説明図、第４図は本発
明の第１実施例図、第５図は本発明の第４実施例図であ
る。 １・・・・・・磁性ガーネット膜、２・・・・・・異常
バブル抑制用パーマロイ膜、３・・・・・・Ｓ ｉ０２
絶縁層、４・・・・・・第１導体層、５・・・・・・ス
ペーシング用ＳｉＯ２絶縁層、６・・・・・・パーマロ
イのパターン層、７・・・・・・保護用ＳｉＯ２絶縁層
、８・・・・・・第２導体層、９・・・・・・スルーホ
ール。
リチップの断面構造図、第３図は従来のエツチング液に
よる製造で発生し易い短絡不良の説明図、第４図は本発
明の第１実施例図、第５図は本発明の第４実施例図であ
る。 １・・・・・・磁性ガーネット膜、２・・・・・・異常
バブル抑制用パーマロイ膜、３・・・・・・Ｓ ｉ０２
絶縁層、４・・・・・・第１導体層、５・・・・・・ス
ペーシング用ＳｉＯ２絶縁層、６・・・・・・パーマロ
イのパターン層、７・・・・・・保護用ＳｉＯ２絶縁層
、８・・・・・・第２導体層、９・・・・・・スルーホ
ール。
Claims (1)
- １ 磁性ガーネット膜上に異常バブル°抑制用パーマロ
イ膜を備えたバブルメモリチップの製造工程において、
異常バブル抑制用パーマロイ膜上に絶縁層を介して設け
た第１導体層と、該層上に中間絶縁層を介して設けた第
２導体層とを、該中間絶縁層を貫ぬくスルーホールを設
けて接続するために該層をエッチする際、プラズマエツ
チングを用いることを特徴とするバブルメモリチップ製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153777A JPS5816552B2 (ja) | 1977-08-26 | 1977-08-26 | バブルメモリチップ製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153777A JPS5816552B2 (ja) | 1977-08-26 | 1977-08-26 | バブルメモリチップ製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5436595A JPS5436595A (en) | 1979-03-17 |
| JPS5816552B2 true JPS5816552B2 (ja) | 1983-03-31 |
Family
ID=14303178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10153777A Expired JPS5816552B2 (ja) | 1977-08-26 | 1977-08-26 | バブルメモリチップ製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816552B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203285A (en) * | 1981-06-10 | 1982-12-13 | Nec Corp | Magnetic bubble storage device |
| JPS5740792A (en) * | 1981-06-24 | 1982-03-06 | Hitachi Ltd | Magnetic bubble memory element |
| JPS5832291A (ja) * | 1981-08-20 | 1983-02-25 | Nec Corp | 磁気バブル記憶装置 |
| JPS60110328A (ja) * | 1983-11-17 | 1985-06-15 | Toyo Eng Corp | 接触反応装置 |
| JPS6116091A (ja) * | 1984-07-02 | 1986-01-24 | Fujitsu Ltd | 磁気バブルメモリ素子 |
-
1977
- 1977-08-26 JP JP10153777A patent/JPS5816552B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5436595A (en) | 1979-03-17 |
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