JPS58159295A - マスクｒｏｍ装置 - Google Patents
マスクｒｏｍ装置Info
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- JPS58159295A JPS58159295A JP57043244A JP4324482A JPS58159295A JP S58159295 A JPS58159295 A JP S58159295A JP 57043244 A JP57043244 A JP 57043244A JP 4324482 A JP4324482 A JP 4324482A JP S58159295 A JPS58159295 A JP S58159295A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマスクＲＯＭ装置に関し、特に大部分の記憶内
容は他のものと共通であるが、一部の記憶内容は装着対
象ごとに相異するという用途に適したメモリ装置を提案
するものである。
容は他のものと共通であるが、一部の記憶内容は装着対
象ごとに相異するという用途に適したメモリ装置を提案
するものである。
漢字プリンタ等に用いられるＲＯＭ ＜ ａ出し専用メ
モリ）として＃−ｉ記憶容置が１２８に−１Ｍピットと
いう大容量のものが用いられる。而してこのような用途
の場合、その記憶内容の大部分は例えば当用漢字等、各
機種又は各需要家ともに共通のものであるとしても記憶
内容の一部には各機種又は各需要家に固有の文字、記号
を備えることが望まれる。しかしこのような要望に応え
て夫々に異るマスクＲＯＭ （マスク・プログラマブル
・ＲＯＭ ）を製造することは、そのマスクを起すため
に多大の時間と経費を要し、無駄が多い。
モリ）として＃−ｉ記憶容置が１２８に−１Ｍピットと
いう大容量のものが用いられる。而してこのような用途
の場合、その記憶内容の大部分は例えば当用漢字等、各
機種又は各需要家ともに共通のものであるとしても記憶
内容の一部には各機種又は各需要家に固有の文字、記号
を備えることが望まれる。しかしこのような要望に応え
て夫々に異るマスクＲＯＭ （マスク・プログラマブル
・ＲＯＭ ）を製造することは、そのマスクを起すため
に多大の時間と経費を要し、無駄が多い。
本発明は所かる事情に鑑みてなされたものであって大部
分の共通の内容はマスクＲＯＭに、また固有の内容はＦ
ＲＯＭ （プログラマブルＲＯＭ ）にＥｔｌさせ、こ
のＦＲＯＭのアドレスはマスクＲＯＭの一部（共通の内
容が書込まれていない領域）と同アドレスとして、当該
アドレスがアクセスされた場合にはマスクＲＯＭに替っ
てＦＲＯＭの記憶内容が読出されるようにして、マスク
起しの時間的、経済的負担の解消を図ったマスクＲＯＭ
装置を提供することを目的とする。
分の共通の内容はマスクＲＯＭに、また固有の内容はＦ
ＲＯＭ （プログラマブルＲＯＭ ）にＥｔｌさせ、こ
のＦＲＯＭのアドレスはマスクＲＯＭの一部（共通の内
容が書込まれていない領域）と同アドレスとして、当該
アドレスがアクセスされた場合にはマスクＲＯＭに替っ
てＦＲＯＭの記憶内容が読出されるようにして、マスク
起しの時間的、経済的負担の解消を図ったマスクＲＯＭ
装置を提供することを目的とする。
以下本発明を図面に基き詳しく説明する。第１図は本発
明に係るマスクＲＯＭ装置の概略図である。
明に係るマスクＲＯＭ装置の概略図である。
図においてｌｔｊマスクＲＯＭであって、その全領域に
付され九番地に対応づけたアドレス信号ＡＤＳはアドレ
スデコーダ３に与えられる。マスクＲＯＭ １の一部の
ｆ［１暑と同容量のＦＲＯＭ ２が設けられており、こ
のＦＲＯＭ ２のアドレスはマスクＲＯＭ ｌの領域１
ａと同一にしである。アドレスデコーダ３け入力された
アドレス信号ＡＤＳをｆ スフＲＯＭ １ 。
付され九番地に対応づけたアドレス信号ＡＤＳはアドレ
スデコーダ３に与えられる。マスクＲＯＭ １の一部の
ｆ［１暑と同容量のＦＲＯＭ ２が設けられており、こ
のＦＲＯＭ ２のアドレスはマスクＲＯＭ ｌの領域１
ａと同一にしである。アドレスデコーダ３け入力された
アドレス信号ＡＤＳをｆ スフＲＯＭ １ 。
ＰＲＯＭ ２の各番地の内容を読出すための信号にデコ
ードするのであるが、マスクＲＯＭＩＬ７）ＩＩＩ域１
ａに対応するアドレス信号については、マスクＲＯＭ１
について−のデコードを行えないようにしており、これ
とけ逆にＦＲＯＭ ２については上記アドレス信号につ
いてもデコード０Ｊｔとしている。従ってマスクＲＯＭ
１の領域１ａを除く領域の記憶データとＦＲＯＭ ２
の記憶データとが読出しｃＩＴ能なデータとなり、マス
クＲＯＭ １の続出可能な領域には共通のデータを、ま
たＦＲＯＭ ２には固有のデータを夫々記憶させておく
ことにより、多様な要求に迅速且つ、経済的に対応でき
るメモリ装置が実現できることになる。
ードするのであるが、マスクＲＯＭＩＬ７）ＩＩＩ域１
ａに対応するアドレス信号については、マスクＲＯＭ１
について−のデコードを行えないようにしており、これ
とけ逆にＦＲＯＭ ２については上記アドレス信号につ
いてもデコード０Ｊｔとしている。従ってマスクＲＯＭ
１の領域１ａを除く領域の記憶データとＦＲＯＭ ２
の記憶データとが読出しｃＩＴ能なデータとなり、マス
クＲＯＭ １の続出可能な領域には共通のデータを、ま
たＦＲＯＭ ２には固有のデータを夫々記憶させておく
ことにより、多様な要求に迅速且つ、経済的に対応でき
るメモリ装置が実現できることになる。
次に未発ＥＪ’１４人力、ｌ出力の１６ピツトの装置を
例にとって説明する。
例にとって説明する。
第２図は従来公知のダイナミック型のＮＡＮＤ型ＲＯＭ
の回路図であり、４ピツトのアドレス信号Ａ０゜Ａ、、
Ａ、、 Ａ、のうちＡ、、Ａ、はメモリマトリックス
２０のワード線”６ｒ Ｊ、 ”？＋ ”ｌを、またＡ
、 、 Ａ、はビット線す、、 ｂ、、 ｂ、、 ｂ、
を選択するよう圧しである。ワード１ｉｊＡ選択の九め
のＸデコーダ１１は４つのＮハロゲート１１０．１１１
．１１２．１１３からなり、アドレス信号Ａ。はＮＡＮ
Ｄゲート１１１．１１３の一人力に、まだインバータ１
２を介して、つまりその反転信号はＮＡＮＤゲート１１
０．１１２の一人力になっており、麩にアドレス信Ｊ＋
Ａ、 ｔ−１ＮＡＮＤゲート１１２．１１３の他入力に
、ま九インバータ１３を介して、つま９その反転信−５
＋けＮＡＮＤゲート１１０．１１１の他入力にしである
。ピット線選択のためのＹデコーダ１４は各ビット線に
直列的に連なる各２個のエンハンスメント型ＦＥＴから
なり、アドレス信号Ａ、はビット線す、、ｂ、の１つの
トランジスタＫＳまたインバータ１５を介して、つまり
その反転信号はビット縁石＋１）４の１つのトランジス
タに、更にアドレス信号Ａ８はビット線す、、ｂ、の他
のトランジスタに１またインバータ１６を介して、つま
りその反転信′Ｓ＋けビット線す、、ｂ、の他のトラン
ジスタに与えられる。
の回路図であり、４ピツトのアドレス信号Ａ０゜Ａ、、
Ａ、、 Ａ、のうちＡ、、Ａ、はメモリマトリックス
２０のワード線”６ｒ Ｊ、 ”？＋ ”ｌを、またＡ
、 、 Ａ、はビット線す、、 ｂ、、 ｂ、、 ｂ、
を選択するよう圧しである。ワード１ｉｊＡ選択の九め
のＸデコーダ１１は４つのＮハロゲート１１０．１１１
．１１２．１１３からなり、アドレス信号Ａ。はＮＡＮ
Ｄゲート１１１．１１３の一人力に、まだインバータ１
２を介して、つまりその反転信号はＮＡＮＤゲート１１
０．１１２の一人力になっており、麩にアドレス信Ｊ＋
Ａ、 ｔ−１ＮＡＮＤゲート１１２．１１３の他入力に
、ま九インバータ１３を介して、つま９その反転信−５
＋けＮＡＮＤゲート１１０．１１１の他入力にしである
。ピット線選択のためのＹデコーダ１４は各ビット線に
直列的に連なる各２個のエンハンスメント型ＦＥＴから
なり、アドレス信号Ａ、はビット線す、、ｂ、の１つの
トランジスタＫＳまたインバータ１５を介して、つまり
その反転信号はビット縁石＋１）４の１つのトランジス
タに、更にアドレス信号Ａ８はビット線す、、ｂ、の他
のトランジスタに１またインバータ１６を介して、つま
りその反転信′Ｓ＋けビット線す、、ｂ、の他のトラン
ジスタに与えられる。
メモリマトリックス（メモリセルアレイ）２０ｈ細い縦
線で示すエン・・ンスメント型ｐＥｒ（例ｔはメモリセ
ル２０１）と太い縦線で示すデプレッション型ＦＥＴ
（例えばメモリセル２０２）とを組合せてなるものであ
り、両者の別が記憶２値データとなっている。各ビット
線の−＠けクロック−ｔＫでオン、オフ制御されるトラ
ンジスタを介して固定電位Ｖｓｓに連なり、他端はデー
タ線１７にで一括され、読出し信Ｊｉ＋はセンスアンプ
１８を経て外部に読出される。またデータ線１７Ｈタロ
ツク−１にてオン、オフされるトランジスタを介して固
定電位ＶＤＤに連なっている。
線で示すエン・・ンスメント型ｐＥｒ（例ｔはメモリセ
ル２０１）と太い縦線で示すデプレッション型ＦＥＴ
（例えばメモリセル２０２）とを組合せてなるものであ
り、両者の別が記憶２値データとなっている。各ビット
線の−＠けクロック−ｔＫでオン、オフ制御されるトラ
ンジスタを介して固定電位Ｖｓｓに連なり、他端はデー
タ線１７にで一括され、読出し信Ｊｉ＋はセンスアンプ
１８を経て外部に読出される。またデータ線１７Ｈタロ
ツク−１にてオン、オフされるトランジスタを介して固
定電位ＶＤＤに連なっている。
第３図は第２図に示す回路のメモリマトリックス２０及
びＹデコーダ１４のパターン図であって右上りのハツチ
ング部はアンプ・ンスメン）型の、ｉｔ右下りのハツチ
ング部はデプレッション型のＦＥＴを示している。Ｙデ
コーダ１４内の破線で示す部分＃″ｉＧＳｉＧＳマスク
分であってトランジスタが形成されている。その他ｖＪ
１図に対応する部分には同符号を付しである。
びＹデコーダ１４のパターン図であって右上りのハツチ
ング部はアンプ・ンスメン）型の、ｉｔ右下りのハツチ
ング部はデプレッション型のＦＥＴを示している。Ｙデ
コーダ１４内の破線で示す部分＃″ｉＧＳｉＧＳマスク
分であってトランジスタが形成されている。その他ｖＪ
１図に対応する部分には同符号を付しである。
さて上述の回路の動作について説明すると、いまアドレ
ス信号Ａ０−“１” 、 Ａ、＝ ”１”である［以下
（Ａｎ、 ＡＩ）＝（１，１）のように記す〕場合はワ
ード線ａ、のみが“０１となりワード線”６＋ ”Ｉ＋
ａｔがｓｌｗとなる。従って選択されたワード線ａ、
に接続されたメモリセルトランジスタ２０１，２０２等
はデプレッション型のＦＥＴ２０２Ｖｉオンし、エンハ
ンスメント望のＦＥＴ２０１はオフする。これとは逆に
非選択のワード線”＊ ＋ ”ｓ ｔ ａｙ Ｋ接続さ
れたメモリセルトランジスタは総てオンとなる。
ス信号Ａ０−“１” 、 Ａ、＝ ”１”である［以下
（Ａｎ、 ＡＩ）＝（１，１）のように記す〕場合はワ
ード線ａ、のみが“０１となりワード線”６＋ ”Ｉ＋
ａｔがｓｌｗとなる。従って選択されたワード線ａ、
に接続されたメモリセルトランジスタ２０１，２０２等
はデプレッション型のＦＥＴ２０２Ｖｉオンし、エンハ
ンスメント望のＦＥＴ２０１はオフする。これとは逆に
非選択のワード線”＊ ＋ ”ｓ ｔ ａｙ Ｋ接続さ
れたメモリセルトランジスタは総てオンとなる。
１方ビット線選択に係るアドレス信号を（Ａ、、 Ａ、
）−（１，１）とすると、アドレス信号Ａ、 、 Ａ、
そのままの信号が与えられる信号線編５．幻が共に“１
”となりインバータ１５．１６で反転された信号が与え
られる信号線”４＋”＠が共Ｋ“０＃となる。従ってＹ
デコーダ１４内のトランジスタは選択されたビット線ｂ
ｌに連なるものが２つともオンするのに対し、他のビッ
ト線す、、 ｂ、、 ｂ、に連なるものは少くとも１つ
がオフしている。このようにアドレス信号が１５番地を
表す（Ａｏ、 Ａ１． Ａｔ、 Ａｓ）＝（１，１，１
，ｌ ）である場合はデプレッション型のＦＥＴ２０２
が選択されたことになり、この状岨でまずクロックφ１
＝“ｌ”。
）−（１，１）とすると、アドレス信号Ａ、 、 Ａ、
そのままの信号が与えられる信号線編５．幻が共に“１
”となりインバータ１５．１６で反転された信号が与え
られる信号線”４＋”＠が共Ｋ“０＃となる。従ってＹ
デコーダ１４内のトランジスタは選択されたビット線ｂ
ｌに連なるものが２つともオンするのに対し、他のビッ
ト線す、、 ｂ、、 ｂ、に連なるものは少くとも１つ
がオフしている。このようにアドレス信号が１５番地を
表す（Ａｏ、 Ａ１． Ａｔ、 Ａｓ）＝（１，１，１
，ｌ ）である場合はデプレッション型のＦＥＴ２０２
が選択されたことになり、この状岨でまずクロックφ１
＝“ｌ”。
−７＝“０”とするとデータ線１７はプリチャージされ
て“ｌ”となる。次に−１−′０″、φ、−″１１と１
ｉ転するとデプレッション望のＦＥＴ２０２がオンして
いるのでデータ線１７は“０”のレベルになり、これが
センスアンプ１８経由で読出されることになる。
て“ｌ”となる。次に−１−′０″、φ、−″１１と１
ｉ転するとデプレッション望のＦＥＴ２０２がオンして
いるのでデータ線１７は“０”のレベルになり、これが
センスアンプ１８経由で読出されることになる。
なお選択されたメモリセルトランジスタが上述し九ＦＥ
Ｔ２０２ トは逆にエンハンスメント型である場合はそ
のトランジスタはオフしているのでデータ線１７＃ｉ“
１′のレベルを保持し、読出しデータは“ドとなる。
Ｔ２０２ トは逆にエンハンスメント型である場合はそ
のトランジスタはオフしているのでデータ線１７＃ｉ“
１′のレベルを保持し、読出しデータは“ドとなる。
而して本発明では特定の傾城の番地についてはそのデー
タ内容に拘らず、上述のようなデータ読出しを行わせな
いようにするのである。以下ピット線す、に連なるメモ
リセルトランジスタのデータ、換言すれば４番地〜７番
地（Ａａ、Ａ＋、Ａｐ、Ａｓ）＝（００１０）〜（１１
１０）のデータを読出させないように構成する場合につ
き説明する。第４図はこのように４番地〜７番地のデー
タを読出させないようにした、換言すればこの番地に該
当するアドレス信号のデコードを不能としたＹデコーダ
３４の部分のみを示している。また第５図は対応部分の
パターン図である。いずれも第２図と同じ部分について
は同符号を付している。この回路はアドレス信号Ａｙ。
タ内容に拘らず、上述のようなデータ読出しを行わせな
いようにするのである。以下ピット線す、に連なるメモ
リセルトランジスタのデータ、換言すれば４番地〜７番
地（Ａａ、Ａ＋、Ａｐ、Ａｓ）＝（００１０）〜（１１
１０）のデータを読出させないように構成する場合につ
き説明する。第４図はこのように４番地〜７番地のデー
タを読出させないようにした、換言すればこの番地に該
当するアドレス信号のデコードを不能としたＹデコーダ
３４の部分のみを示している。また第５図は対応部分の
パターン図である。いずれも第２図と同じ部分について
は同符号を付している。この回路はアドレス信号Ａｙ。
Ａ、及びその反転信号つまり”４＊ ａ＠＊ ａ６＋
ａＦの総てが夫々に入力されるエンハンスメント型のＦ
ＥＴ；目１，３４２，３４３，３４４をビット線ｂ３に
直列的に接続したものである。そうするとＹデコーダ３
４内のビット線す１部分においてＦｉＡｔ ＋ Ａｓの
内容に拘らず２つのＦＥＴがオフすることになり、従っ
てビット線す、が選択されるアドレス信号（Ａｙ、Ａｍ
）が入力された場合は該当番地のメモリセルのデータと
は関係なくデータ線１７に１”のレベルが現れる、つま
りハイインピーダンス状ｆＩＫなることＫなる。
ａＦの総てが夫々に入力されるエンハンスメント型のＦ
ＥＴ；目１，３４２，３４３，３４４をビット線ｂ３に
直列的に接続したものである。そうするとＹデコーダ３
４内のビット線す１部分においてＦｉＡｔ ＋ Ａｓの
内容に拘らず２つのＦＥＴがオフすることになり、従っ
てビット線す、が選択されるアドレス信号（Ａｙ、Ａｍ
）が入力された場合は該当番地のメモリセルのデータと
は関係なくデータ線１７に１”のレベルが現れる、つま
りハイインピーダンス状ｆＩＫなることＫなる。
セして次に説明するようにそのアドレス信号にてＦＲＯ
Ｍの該当番地からデータを読出し、この読出しデータを
センスアンプ１８へ入力する構成とすることにより、セ
ンスアンプ１８出力Ｈ１ＰＲＯＭからの読出しデータに
一致することになる。
Ｍの該当番地からデータを読出し、この読出しデータを
センスアンプ１８へ入力する構成とすることにより、セ
ンスアンプ１８出力Ｈ１ＰＲＯＭからの読出しデータに
一致することになる。
なおビット線す、のデータに限らず、他のビット線のデ
ータについてもアドレス信号Ａ、、Ａ、のデコードを行
わせず、読出しデータを出力させない構成とすることも
可能であることは勿論であって、図示の破線丸印の部分
にトランジスタを設ける場合はビット線す、がその対象
となる。またトランジスタは＠５図のように破線で示す
ＧＳマスクによって形成する。
ータについてもアドレス信号Ａ、、Ａ、のデコードを行
わせず、読出しデータを出力させない構成とすることも
可能であることは勿論であって、図示の破線丸印の部分
にトランジスタを設ける場合はビット線す、がその対象
となる。またトランジスタは＠５図のように破線で示す
ＧＳマスクによって形成する。
第６図は第４図に示した如きＹデコーダ３４を備えたマ
スクＲＯＭ５０と、同じアドレス信号Ａ０゜Ａ、、 Ａ
、、 Ａ、にてアクセスされるＥＰＲＯＭ （イレー
ザブル・プログラマブルＲＯＭ）６０とを備えた本発明
に係るマスクＲＯＭ装置の回路図である。
スクＲＯＭ５０と、同じアドレス信号Ａ０゜Ａ、、 Ａ
、、 Ａ、にてアクセスされるＥＰＲＯＭ （イレー
ザブル・プログラマブルＲＯＭ）６０とを備えた本発明
に係るマスクＲＯＭ装置の回路図である。
アドレス信号Ａ０．Ａ、＃ｉ直接又はインバータ１２゜
１３を介してＸデコーダ１１へ与えられ、Ｘデコーダ１
１のＮＡＮＤゲート１１０．１１１．１１２．１１３に
てデコードされた信号はワード線ａｌｌ＋ ”Ｉｎ ａ
ｔ＊ ａｌの夫々を経てメモリマトリックス２０の各メ
モリセルトランジスタへ与えられ、更にＥＰＲＯＭ６０
中のインバータ６００．６０１．６０２．６０３夫々を
経てｌ・ＥＴ ６１０．６１１．６１２．６１３のゲー
トに与えられるようにしである。
１３を介してＸデコーダ１１へ与えられ、Ｘデコーダ１
１のＮＡＮＤゲート１１０．１１１．１１２．１１３に
てデコードされた信号はワード線ａｌｌ＋ ”Ｉｎ ａ
ｔ＊ ａｌの夫々を経てメモリマトリックス２０の各メ
モリセルトランジスタへ与えられ、更にＥＰＲＯＭ６０
中のインバータ６００．６０１．６０２．６０３夫々を
経てｌ・ＥＴ ６１０．６１１．６１２．６１３のゲー
トに与えられるようにしである。
アドレス信号Ａ、、Ａ、＃ｉ直接又はインバータ１５゜
１６を介して信号線ａ４＋ Ｊ＊ ａ＠＋ ”１を経て
Ｙデコーダ３４へ与えられ、Ｙデコーダ３４の各トラン
ジスタへ与えられ、更にＥＰＲＯＭ ６０のＦＥＴ ６
２１，６２２へ与えられる。ＦＥＴ ６２１ 、６２２
は直列接続されており、ビット線ｂ３のデータ出力を禁
じるために設けたＹデコーダ３４中のＦＥＴ ３４１
、３４４とけ異り、ビット線す、を選択した場合にオン
するＦＥＴ３４２゜：（４３に連なる信号線ａｊ＋”６
にそのゲートが接続されている。ＦＥＴ６２２のドレイ
ンはデータ線１７と一括されてセンスアンプ１８の入力
としてあり、ＦＥＴ６２１のソースｔ−ｔＦＥＴ６１０
〜６１３のドレインに接続されている。７０−ティング
ゲート型ＦＥＴ等を用いてなるＥＰＲＯＭ６０のメモリ
セルトランジスタ ６３０，６３１，６３２，６３３
のドレインはＦＥＴ６１０゜６１１ 、６１２．６１３
夫々のソースに接続されており、夫々のソースは共通の
ソースライン６４に連なつている。渣た各メモリセルト
ランジスタ６３０゜６３１ 、６３２．６３３のゲート
はデータ書込等のためのゲートライン６５．６５・・・
Ｋ連なっている。つまりビット線ｂ３に連なるメモリセ
ルトランジスタのデータ４ビツト分に替るデータ４ピツ
ト分をメモリセルトランジスタ６３０．６３１．６３２
．６３３に潜込んでおくのである。
１６を介して信号線ａ４＋ Ｊ＊ ａ＠＋ ”１を経て
Ｙデコーダ３４へ与えられ、Ｙデコーダ３４の各トラン
ジスタへ与えられ、更にＥＰＲＯＭ ６０のＦＥＴ ６
２１，６２２へ与えられる。ＦＥＴ ６２１ 、６２２
は直列接続されており、ビット線ｂ３のデータ出力を禁
じるために設けたＹデコーダ３４中のＦＥＴ ３４１
、３４４とけ異り、ビット線す、を選択した場合にオン
するＦＥＴ３４２゜：（４３に連なる信号線ａｊ＋”６
にそのゲートが接続されている。ＦＥＴ６２２のドレイ
ンはデータ線１７と一括されてセンスアンプ１８の入力
としてあり、ＦＥＴ６２１のソースｔ−ｔＦＥＴ６１０
〜６１３のドレインに接続されている。７０−ティング
ゲート型ＦＥＴ等を用いてなるＥＰＲＯＭ６０のメモリ
セルトランジスタ ６３０，６３１，６３２，６３３
のドレインはＦＥＴ６１０゜６１１ 、６１２．６１３
夫々のソースに接続されており、夫々のソースは共通の
ソースライン６４に連なつている。渣た各メモリセルト
ランジスタ６３０゜６３１ 、６３２．６３３のゲート
はデータ書込等のためのゲートライン６５．６５・・・
Ｋ連なっている。つまりビット線ｂ３に連なるメモリセ
ルトランジスタのデータ４ビツト分に替るデータ４ピツ
ト分をメモリセルトランジスタ６３０．６３１．６３２
．６３３に潜込んでおくのである。
叙上の如く構成された本発明のマスクＲＯＭ装置におい
て（Ａｏ、ＡＩ、Ａｔ、Ａ３）＝（１，１，１，０）と
して７番地がアクセスされた場合は、（Ａｔ、Ａｓ）＝
（ｌ、 ０）にて選択されたビット線す、は非導通とな
り、データ線１７はピット線す、に連なるメモリセルト
ランジスタのオン、オフ又は記憶内容に拘らず“ｌ”の
レベル、つｔリハイインピーダンスの状態になる。
て（Ａｏ、ＡＩ、Ａｔ、Ａ３）＝（１，１，１，０）と
して７番地がアクセスされた場合は、（Ａｔ、Ａｓ）＝
（ｌ、 ０）にて選択されたビット線す、は非導通とな
り、データ線１７はピット線す、に連なるメモリセルト
ランジスタのオン、オフ又は記憶内容に拘らず“ｌ”の
レベル、つｔリハイインピーダンスの状態になる。
さて（Ａ、、Ａｓ）＝（１，ｏ）であるから信号線’Ｄ
ｏ ａ。
ｏ ａ。
Ｖｉ″１″レベルとなりＦＥＴ ６２１ 、６２２ ｔ
−１オンする。
−１オンする。
一方（Ａｏ、ＡＩ） −（１，１）であるから、ワード
線ａｏ −ａ、ｉｉ”ｌ”レベル、ａｘＶｉ’″Ｏ”レ
ベルとなってインバータでの反転にてＦＥＴ６１３がオ
ンし、メモリセルトランジスタ６３３の記憶データのみ
が読出し可能な状態になり、このトランジスタ６３３か
らＦＥＴ６２２のドレイン側へ読出されたデータはマス
クＲＯＭ５０側のデータ線１７がハイインピーダンス状
態にあるのでそのままセンスアンプ１８を介して出力さ
れていくことになる。
線ａｏ −ａ、ｉｉ”ｌ”レベル、ａｘＶｉ’″Ｏ”レ
ベルとなってインバータでの反転にてＦＥＴ６１３がオ
ンし、メモリセルトランジスタ６３３の記憶データのみ
が読出し可能な状態になり、このトランジスタ６３３か
らＦＥＴ６２２のドレイン側へ読出されたデータはマス
クＲＯＭ５０側のデータ線１７がハイインピーダンス状
態にあるのでそのままセンスアンプ１８を介して出力さ
れていくことになる。
このようにアドレス信号の内容がピット線す、に係る４
〜７番地である場合は、マスクＲＯＭ５０中のメモリセ
ルトランジスタの４ピツトのデータに替えてＥＰＲＯＭ
６０中のメモリセルトランジスタの４ビツトのデータの
うちアドレス信号に対応するものが続出されるととＫな
る。
〜７番地である場合は、マスクＲＯＭ５０中のメモリセ
ルトランジスタの４ピツトのデータに替えてＥＰＲＯＭ
６０中のメモリセルトランジスタの４ビツトのデータの
うちアドレス信号に対応するものが続出されるととＫな
る。
以上のように本発明に係るマスクＲＯＭ装置はマスクＲ
ＯＭと、該マスクＲＯＭのアドレスのうち特定アドレス
についてアドレス信号のデコードを不能とするデコーダ
と、前記特定アドレスに関連づけたＦ ＲＯＭとを具備
するものであるので、一部の記憶内容が、相異するが大
部分の記憶内容が同じであるメモリ装置を種々に必要と
する場合にはマスクＲＯＭを共通化し、内容の相違する
部分についてはＦ ＲＯＭに記憶させることとすること
により、多様な要求にもその都度マスクを起すような無
駄が避けられ、短期間に、また経済的にマスクＲＯＭ装
置を提供できる。従って本発明は共通データとしての当
用漢字を含む漢字プリンタ用のＲＯＭ、多数の共通の言
葉を合成させる音声合成用のＲＯＭ 。
ＯＭと、該マスクＲＯＭのアドレスのうち特定アドレス
についてアドレス信号のデコードを不能とするデコーダ
と、前記特定アドレスに関連づけたＦ ＲＯＭとを具備
するものであるので、一部の記憶内容が、相異するが大
部分の記憶内容が同じであるメモリ装置を種々に必要と
する場合にはマスクＲＯＭを共通化し、内容の相違する
部分についてはＦ ＲＯＭに記憶させることとすること
により、多様な要求にもその都度マスクを起すような無
駄が避けられ、短期間に、また経済的にマスクＲＯＭ装
置を提供できる。従って本発明は共通データとしての当
用漢字を含む漢字プリンタ用のＲＯＭ、多数の共通の言
葉を合成させる音声合成用のＲＯＭ 。
及びＣＲＴ表示装置のキャラクタジェネレータ用のＲＯ
Ｍ等の用途に適用して著しい実益が得られる。
Ｍ等の用途に適用して著しい実益が得られる。
第１図は本発明のマスクＲＯＭ装置の概略構成図、第２
図は従来の−１的マスクＲＯＭ装置の回路図、第３図は
そのパターン図、第４図は本発明のマスクＲＯＭ装置の
Ｙデコーダの回路図、＠５図はそのパターン図、第６図
は本発明のマスクＲＯＭ装置の回路図である。 １・・・マスクＲＯＭ ２・・・ＰＲＯＭ ３・・
・アドレスデコーダ ３４・・・Ｙデコーダ ５０・・
・マスクＲＯＭ６０・・・ＥＰＲＯＭ 特許出願人 三洋電機株式会社 代理人 弁理士 河 野 登 犬 算２図 簿 ３ 凹 ＄ ４ 図 ３Ｊ ５ 回 ＄ ６ 図
図は従来の−１的マスクＲＯＭ装置の回路図、第３図は
そのパターン図、第４図は本発明のマスクＲＯＭ装置の
Ｙデコーダの回路図、＠５図はそのパターン図、第６図
は本発明のマスクＲＯＭ装置の回路図である。 １・・・マスクＲＯＭ ２・・・ＰＲＯＭ ３・・
・アドレスデコーダ ３４・・・Ｙデコーダ ５０・・
・マスクＲＯＭ６０・・・ＥＰＲＯＭ 特許出願人 三洋電機株式会社 代理人 弁理士 河 野 登 犬 算２図 簿 ３ 凹 ＄ ４ 図 ３Ｊ ５ 回 ＄ ６ 図
Claims (1)
- １、 マスクＲＯＭ と、ａマスクＲＯＭのアドレスの
うチ特定アドレスについてアドレス信号のデコードを不
能とするアドレスデコーダと、前記特定アドレスに関連
づけたＦ ＲＯＭとを具備することを特徴とするマスク
ＲＯＭ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043244A JPS58159295A (ja) | 1982-03-17 | 1982-03-17 | マスクｒｏｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043244A JPS58159295A (ja) | 1982-03-17 | 1982-03-17 | マスクｒｏｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58159295A true JPS58159295A (ja) | 1983-09-21 |
Family
ID=12658472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57043244A Pending JPS58159295A (ja) | 1982-03-17 | 1982-03-17 | マスクｒｏｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60177499A (ja) * | 1984-02-22 | 1985-09-11 | Nippon Texas Instr Kk | シリアルロム装置 |
-
1982
- 1982-03-17 JP JP57043244A patent/JPS58159295A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60177499A (ja) * | 1984-02-22 | 1985-09-11 | Nippon Texas Instr Kk | シリアルロム装置 |
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