JPS58159125A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPS58159125A JPS58159125A JP4075082A JP4075082A JPS58159125A JP S58159125 A JPS58159125 A JP S58159125A JP 4075082 A JP4075082 A JP 4075082A JP 4075082 A JP4075082 A JP 4075082A JP S58159125 A JPS58159125 A JP S58159125A
- Authority
- JP
- Japan
- Prior art keywords
- ioc
- input
- interface
- control
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明祉、データ処理システムにおける入出力制御装置
に関し、特に従来の入出力データ転送用インタフェース
とは別個に、中央処理装置から機能的なサポートを受け
る丸めの特別なインタフェースを設けることによシ、機
能向上を図るようにした入出力制御装置に関する。
に関し、特に従来の入出力データ転送用インタフェース
とは別個に、中央処理装置から機能的なサポートを受け
る丸めの特別なインタフェースを設けることによシ、機
能向上を図るようにした入出力制御装置に関する。
技術の背景
入出力制御装置ＩＯＣは、中央処理装置ＣＰＵおよびチ
ャネルＣＨＵと入出力装置ＩＯＤとの間のデータの流れ
を制御するものである。チャネルとＩＯＣとの間のイン
タフェースは、通常、この目的にもつとも適合するよう
に、厳密に規定された構成をとっている。そのため、た
とえば、ＩＯＣの位置でしか押えられないＩＯＤとの間
の負荷状態その他の細部の状態情報を入手した診、処理
状況に応じた細かな制御をしたい場合があっても、その
ような特殊情報の収集や制御指示を自由に行なうことは
、従来のインタフェース経由によっては不可能であった
っ 第１図は、従来方式によるＩＯＣの１構成例を示してい
る。同図において、１はＩＯＣ，２はチャネルインタフ
ェース制御部であり、コントロールレジスタとコマンド
デコーダをそなえて、ＣＰＵチャネルから発信される命
令を受け、データや状態情報のやりとりを行なう。３は
主制御部、４はノロセッサ、５はコントロールメモリで
あり、ノロセッサ４は、コントロールメモリ５に格納さ
れているデータ転送制御用、診断・保守用の各マイクロ
プログラムにし九がって、ＩＯＣ全体の動作制御を行な
う。６は共通レジスタ部であり、処理中のコマンド、デ
ータを一時的に保持する。７は入出力制御部であり、多
数の入出力装置ＩＯＤとの間で、制御信号、データをバ
ッファするレジスタを含んでいる。
ャネルＣＨＵと入出力装置ＩＯＤとの間のデータの流れ
を制御するものである。チャネルとＩＯＣとの間のイン
タフェースは、通常、この目的にもつとも適合するよう
に、厳密に規定された構成をとっている。そのため、た
とえば、ＩＯＣの位置でしか押えられないＩＯＤとの間
の負荷状態その他の細部の状態情報を入手した診、処理
状況に応じた細かな制御をしたい場合があっても、その
ような特殊情報の収集や制御指示を自由に行なうことは
、従来のインタフェース経由によっては不可能であった
っ 第１図は、従来方式によるＩＯＣの１構成例を示してい
る。同図において、１はＩＯＣ，２はチャネルインタフ
ェース制御部であり、コントロールレジスタとコマンド
デコーダをそなえて、ＣＰＵチャネルから発信される命
令を受け、データや状態情報のやりとりを行なう。３は
主制御部、４はノロセッサ、５はコントロールメモリで
あり、ノロセッサ４は、コントロールメモリ５に格納さ
れているデータ転送制御用、診断・保守用の各マイクロ
プログラムにし九がって、ＩＯＣ全体の動作制御を行な
う。６は共通レジスタ部であり、処理中のコマンド、デ
ータを一時的に保持する。７は入出力制御部であり、多
数の入出力装置ＩＯＤとの間で、制御信号、データをバ
ッファするレジスタを含んでいる。
ＩＯＣは、それが制御すべきプリンタ、ｒイスプレイ勢
の入出力装置ＩＯＤの種類、制御仕様勢の各種属性、あ
るいは接続台敗勢のシステム構成にしたがい、それに適
合する制御、診断、保守用のマイクロプログラムおよび
各種制御テーブルを必要とする。したがって、ＩＯＣの
制御機能を変更するには、これらのマイクロプログラム
、テーブル類の変更が必要であり、また更に高度の処理
を行なう場合には、レジスタ、メモリ、デコーダ等の増
設により処理機能の強化が必要となる。
の入出力装置ＩＯＤの種類、制御仕様勢の各種属性、あ
るいは接続台敗勢のシステム構成にしたがい、それに適
合する制御、診断、保守用のマイクロプログラムおよび
各種制御テーブルを必要とする。したがって、ＩＯＣの
制御機能を変更するには、これらのマイクロプログラム
、テーブル類の変更が必要であり、また更に高度の処理
を行なう場合には、レジスタ、メモリ、デコーダ等の増
設により処理機能の強化が必要となる。
発明の目的および構成
本発明は、中央処理装置ＣＰＵと入出力制御装置ＩＯＣ
との間のチャネル−ＩＯＣインタフェースに拘束されな
いで、ＣＰＵとＩＯＣとの間に自由な通信を可能にする
手段を提供するものであり、それにより、ＩＯＣの位置
でしか収集できない情報をＣＰＵから自動収集すること
、ＩＯＣが動的な処理状況変化に適合した動作を行なう
ように１緻密な制御を可能にすること、入出力装置ＩＯ
Ｄのどのような属性にも、あるいはどのようなシステム
構成にも適応できるモード変更機能をＩＯＣにもたせる
こと、ＩＯＣ関連のオペレーションをＣＰＵ側から実行
可能にして、オペレーションの自動化およびＲＡＳの向
上を図ること、を目的とするものである。
との間のチャネル−ＩＯＣインタフェースに拘束されな
いで、ＣＰＵとＩＯＣとの間に自由な通信を可能にする
手段を提供するものであり、それにより、ＩＯＣの位置
でしか収集できない情報をＣＰＵから自動収集すること
、ＩＯＣが動的な処理状況変化に適合した動作を行なう
ように１緻密な制御を可能にすること、入出力装置ＩＯ
Ｄのどのような属性にも、あるいはどのようなシステム
構成にも適応できるモード変更機能をＩＯＣにもたせる
こと、ＩＯＣ関連のオペレーションをＣＰＵ側から実行
可能にして、オペレーションの自動化およびＲＡＳの向
上を図ること、を目的とするものである。
本発明は、そのための構成として、チャネル装置を介し
て中央処理装置と入出力装置との間のデータ転送を制御
する入出力制御装置にして、上記チャネル装置側へのイ
ンタフェースを、中央処理装置と入出力装置との間のデ
ータ転送を行なうためめ主インタフェースと、入出力制
御装置の制御機能あるいは処理機能を中央処理装置によ
り変更し、あるいは中央処理装置が分担するための制御
情報およびデータを転送するための則インタフェースと
の２つのインタフェースで構成し、それぞれ別個の入出
カッ９スを経由して中央処理装置により独立に制御可能
にしたことを特徴としている。
て中央処理装置と入出力装置との間のデータ転送を制御
する入出力制御装置にして、上記チャネル装置側へのイ
ンタフェースを、中央処理装置と入出力装置との間のデ
ータ転送を行なうためめ主インタフェースと、入出力制
御装置の制御機能あるいは処理機能を中央処理装置によ
り変更し、あるいは中央処理装置が分担するための制御
情報およびデータを転送するための則インタフェースと
の２つのインタフェースで構成し、それぞれ別個の入出
カッ９スを経由して中央処理装置により独立に制御可能
にしたことを特徴としている。
発明の実施例
以下に、本発明を図面にしたがって祥述する、第２図は
、本発明の基本概念の説明図であり、第３図は１実施例
の基本構成図である。前述したように、ＩＯＣの制御機
能および処理機能の変更は、ＣＰＵの介入により実行さ
れる。このため、従来からのチャネル・インタフェース
（主インタフェースと呼ぶ）の外に、制御用の副インタ
フェースが設けられる。第２図に示すように、ＣＰＵは
、たとえば制御機能Ｉ、Ｉ、Ｉあるいは処理機能Ａ、Ｂ
、Ｃ等を、必要に応じて、副インタフェースを経由して
ＩＯＣに付与し、あるいはＩＯＣから分担し、また必要
な情報を、副インタフェースを介してＩＯＣから収集す
る。
、本発明の基本概念の説明図であり、第３図は１実施例
の基本構成図である。前述したように、ＩＯＣの制御機
能および処理機能の変更は、ＣＰＵの介入により実行さ
れる。このため、従来からのチャネル・インタフェース
（主インタフェースと呼ぶ）の外に、制御用の副インタ
フェースが設けられる。第２図に示すように、ＣＰＵは
、たとえば制御機能Ｉ、Ｉ、Ｉあるいは処理機能Ａ、Ｂ
、Ｃ等を、必要に応じて、副インタフェースを経由して
ＩＯＣに付与し、あるいはＩＯＣから分担し、また必要
な情報を、副インタフェースを介してＩＯＣから収集す
る。
第３図において、８はＣＰＵ、９はＩＯＣ制御部であり
、第２図に示したＩＯＣ機能の変更、ＩＯＣ情報の収集
を制御する。ｌＯはチャネルであり、４本のチャネルＣ
Ｈｏ乃至ＣＨ３を含む。１１社ＩＯＣ，１２は７’ロセ
ツサ、ｌはコントロールメモリ、１４は主インタフェー
スであり、■が副インタフェースである。
、第２図に示したＩＯＣ機能の変更、ＩＯＣ情報の収集
を制御する。ｌＯはチャネルであり、４本のチャネルＣ
Ｈｏ乃至ＣＨ３を含む。１１社ＩＯＣ，１２は７’ロセ
ツサ、ｌはコントロールメモリ、１４は主インタフェー
スであり、■が副インタフェースである。
主インタフェース１４は、チャネルＣＨ１と２イン１６
で結ばれ、副インタフェース１５はチャネルＣＨ３とラ
イン１７で結ばれている。副インタフェース１５は、た
とえば低速入出力インタフェースとして構成・される。
で結ばれ、副インタフェース１５はチャネルＣＨ３とラ
イン１７で結ばれている。副インタフェース１５は、た
とえば低速入出力インタフェースとして構成・される。
また１８乃至美は、プリンタ、デイスプレイ、カード入
出力機器等の入出力装置ＩＯＤである。
出力機器等の入出力装置ＩＯＤである。
ＣＰＵから副インタフェース１５を介してＩＯＣを見た
場合、主インタフェース１４を介してｌ０Ｄ１８乃至加
を見ているのと同様に、ＩＯＣを１個の低速ＩＯＤであ
るかのように取扱う。
場合、主インタフェース１４を介してｌ０Ｄ１８乃至加
を見ているのと同様に、ＩＯＣを１個の低速ＩＯＤであ
るかのように取扱う。
ＣＰＵとＩＯＣとの間の処理の係りについては、マルチ
プロセッサあるいはマルチグロセッシングで使用される
同様な方式が適用可能である。
プロセッサあるいはマルチグロセッシングで使用される
同様な方式が適用可能である。
たとえば、工ＯＤの構成が動的に変更されるとき、ＩＯ
Ｃの制御に必要なグロダラム、データの全であるいは一
部を、ＣＰＵがらｌ０ＣＫ供給して、コントロールメモ
リ１３にセットする方式をとることができる。同様に、
工ｏｃが過負荷あるいは異常処理となるおそれがあるこ
とが、事前に情報収集した結果から予測される場合に、
ＣＰＵからｌ０ＣＫ制御形式の変更に必要な情報を与え
ることができる。
Ｃの制御に必要なグロダラム、データの全であるいは一
部を、ＣＰＵがらｌ０ＣＫ供給して、コントロールメモ
リ１３にセットする方式をとることができる。同様に、
工ｏｃが過負荷あるいは異常処理となるおそれがあるこ
とが、事前に情報収集した結果から予測される場合に、
ＣＰＵからｌ０ＣＫ制御形式の変更に必要な情報を与え
ることができる。
また、実際に異常処理が発生したとき ＣＰＵからＩＯ
Ｃ内の状態゛情報を読み出し、必要な診断処理を行なう
ことができる。同様に機器についての広範囲なテストを
行なうこともできる。
Ｃ内の状態゛情報を読み出し、必要な診断処理を行なう
ことができる。同様に機器についての広範囲なテストを
行なうこともできる。
その他、ＩＯＣのプロセッサの機能によっては処理が不
可能な高度の入出力処理、あるいＦｉｒｏｃに処理機能
をもたせた場合に極めて不経済となるような例外処理を
、たとえばＩＯＣからＣＰＵへの割込み要求にもとづい
てＣＰＵ側に引取りＣＰＵでその処理を代行することが
できる。
可能な高度の入出力処理、あるいＦｉｒｏｃに処理機能
をもたせた場合に極めて不経済となるような例外処理を
、たとえばＩＯＣからＣＰＵへの割込み要求にもとづい
てＣＰＵ側に引取りＣＰＵでその処理を代行することが
できる。
ＩＯＣ制御部９は、上述した種々のＩＯＣ割御態様に応
じた処理！ログラムを有し、ｌ０ＣＩ：１間で必要な情
報の授受を行ない、制御を実行する。
じた処理！ログラムを有し、ｌ０ＣＩ：１間で必要な情
報の授受を行ない、制御を実行する。
第４図は、ＩＯＣ内部の副インタフェースを中心にした
実施例構成を示す。同図において、ル、１３および肋は
、第３図に示した要素に対応している。そして２１はデ
ータバス、ｎはデコーダ、２３および腕は後述される各
種の制御信号、部はアドレスバスである。
実施例構成を示す。同図において、ル、１３および肋は
、第３図に示した要素に対応している。そして２１はデ
ータバス、ｎはデコーダ、２３および腕は後述される各
種の制御信号、部はアドレスバスである。
ＣＰＵから送られた情報は、副インタフェース１５を介
して、データバス２１上に現われる。同様に、ＣＰＵへ
の情報は、データバス２１から副インタフェース１５を
介して、チャネルに送出される。デコーダｎは、ＣＰＵ
からの制御情報およびアドレス情報を、内部信号に変換
するｇデコーダ出力の制御線ｎは、プロセッサに対する
ホールトあるいは割込み信号線であシ、２４はコン）ｏ
−ルメモリ１３に対するり−ド／ライト信号線、器はコ
ントロールメモリ１３に与えるアドレス線である。
して、データバス２１上に現われる。同様に、ＣＰＵへ
の情報は、データバス２１から副インタフェース１５を
介して、チャネルに送出される。デコーダｎは、ＣＰＵ
からの制御情報およびアドレス情報を、内部信号に変換
するｇデコーダ出力の制御線ｎは、プロセッサに対する
ホールトあるいは割込み信号線であシ、２４はコン）ｏ
−ルメモリ１３に対するり−ド／ライト信号線、器はコ
ントロールメモリ１３に与えるアドレス線である。
ＣＰＵが、ＩＯＣのコントロールメモリ１３、あるいは
図示しないレジスタ婢の内容金読出す場合には、プロセ
ッサＵをホールト状態にして、直接これらを読出すか、
あるいはプロセッサ１２に割込ンテ、クロセッサ賃自体
の動作にょ）、ｃＰＵへ上記の情報を送らせるかのいず
れかのプ法をとることができる。ＣＰＵが、コントロー
ルメモリ１３あるいは他のレジスタに、データを書込む
場合にも同様の方法がとられる。
図示しないレジスタ婢の内容金読出す場合には、プロセ
ッサＵをホールト状態にして、直接これらを読出すか、
あるいはプロセッサ１２に割込ンテ、クロセッサ賃自体
の動作にょ）、ｃＰＵへ上記の情報を送らせるかのいず
れかのプ法をとることができる。ＣＰＵが、コントロー
ルメモリ１３あるいは他のレジスタに、データを書込む
場合にも同様の方法がとられる。
このように、ＣＰＵとＩＯＣとの間に、主インタフェー
スと独立して副インタフェースのルートを設けることに
よシ、通常のＩＯＣ動作を実行しながら、ＣＰＵは並行
して副インタフェースからＩＯＣに介入し、あるいはそ
の状態を監視することができる。
スと独立して副インタフェースのルートを設けることに
よシ、通常のＩＯＣ動作を実行しながら、ＣＰＵは並行
して副インタフェースからＩＯＣに介入し、あるいはそ
の状態を監視することができる。
発明の効果
本発明によれば、ＩＯＣの制御機能および処理機能は、
任意に広範囲に変更可能となるので、常ＫＩＯＣを最適
状態で動作させることができ、比較的簡単な性能のＩＯ
Ｃを、見かけ１高性能のＩＯＣと同等に使用することが
できる。また、オペレーションや、診断、保守機能も、
ｃＰＵ９１Ｉに集中して管理することができるので、Ｒ
ＡＳ性能を向上させる効果は大きい。
任意に広範囲に変更可能となるので、常ＫＩＯＣを最適
状態で動作させることができ、比較的簡単な性能のＩＯ
Ｃを、見かけ１高性能のＩＯＣと同等に使用することが
できる。また、オペレーションや、診断、保守機能も、
ｃＰＵ９１Ｉに集中して管理することができるので、Ｒ
ＡＳ性能を向上させる効果は大きい。
第１図は従来の一般的なＩＯＣの１例を示す構成図、第
２図は本発明の基本概念の説明図、第３図は本発明実施
例の構成図、第４図は副インタフェース周辺の実施例構
成図である。 図中、８はＣＰＵ、９はＩＯＣ制御部、１０はチャネル
装置、１１はＩＯＣ，１２はプロセッサ、１３はコント
ロールメモリ、１４は主インタフェース、１５は副イン
タフェース、１８乃至加はＩＯＤを示す。
２図は本発明の基本概念の説明図、第３図は本発明実施
例の構成図、第４図は副インタフェース周辺の実施例構
成図である。 図中、８はＣＰＵ、９はＩＯＣ制御部、１０はチャネル
装置、１１はＩＯＣ，１２はプロセッサ、１３はコント
ロールメモリ、１４は主インタフェース、１５は副イン
タフェース、１８乃至加はＩＯＤを示す。
Claims (1)
- チャネル装置を介して中央処理装置と人出刃装置との間
のデータ転送を制御する入出カ制御装置にして、上記チ
ャネル装置側へのインタフェースを、中央処理装置と入
出力装置との間のデータ転送を行なうための主インタフ
ェースと、入出力制御装置の制御機能あるいは処理機能
を中央処理装置により変更し、あるいぼ中央処理装置が
分担するための制御情報およびデータを転送するための
副インｐ７ｘ−スとの２つのインタフニーステ構成化、
それぞれ別個の入出力パスを経由して中央処理装置によ
り独立に制御可能にしたことを特徴とする入出力制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075082A JPS58159125A (ja) | 1982-03-17 | 1982-03-17 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075082A JPS58159125A (ja) | 1982-03-17 | 1982-03-17 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159125A true JPS58159125A (ja) | 1983-09-21 |
| JPH0463425B2 JPH0463425B2 (ja) | 1992-10-09 |
Family
ID=12589302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4075082A Granted JPS58159125A (ja) | 1982-03-17 | 1982-03-17 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159125A (ja) |
-
1982
- 1982-03-17 JP JP4075082A patent/JPS58159125A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0463425B2 (ja) | 1992-10-09 |
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