JPS58154027A - 電子計算機装置 - Google Patents
電子計算機装置Info
- Publication number
- JPS58154027A JPS58154027A JP57036398A JP3639882A JPS58154027A JP S58154027 A JPS58154027 A JP S58154027A JP 57036398 A JP57036398 A JP 57036398A JP 3639882 A JP3639882 A JP 3639882A JP S58154027 A JPS58154027 A JP S58154027A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- power
- program
- svp
- application
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は電子計算機の電源投入に係シ、特にサービスプ
ロセッサ（以下ＳｖＰと称する）プログラムによる電源
投入シーケンス制御に関する。
ロセッサ（以下ＳｖＰと称する）プログラムによる電源
投入シーケンス制御に関する。
従来技術
従来よりＳＶＰはＳｖＰの電源が投入されると自動的に
ＳｖＰのプログラムロード（以下ＩＭＰＬと称する）を
開始し、これが完了するとＳｖＰの管理下にある処理装
置本体部の電源投入、接続されているＩＯの電源投入が
行なわれその後に処理装置のＩＭＰＬを実行する。処理
装置の電源投入からＩＭＰＬまでの間には素子のウオー
ムアツプ等による待時間が必要となる。
ＳｖＰのプログラムロード（以下ＩＭＰＬと称する）を
開始し、これが完了するとＳｖＰの管理下にある処理装
置本体部の電源投入、接続されているＩＯの電源投入が
行なわれその後に処理装置のＩＭＰＬを実行する。処理
装置の電源投入からＩＭＰＬまでの間には素子のウオー
ムアツプ等による待時間が必要となる。
又、工０の電源投入については台数が多い時一度に電源
投入すると過渡負荷電流が非常に多くなるため時間をわ
けて投入して行く、など待ちの時間が多く発生する。Ｉ
Ｍ Ｆ、Ｌスイ、チによるＩＭＰＬも同様なシーケン
スをくりかえす。
投入すると過渡負荷電流が非常に多くなるため時間をわ
けて投入して行く、など待ちの時間が多く発生する。Ｉ
Ｍ Ｆ、Ｌスイ、チによるＩＭＰＬも同様なシーケン
スをくりかえす。
しかしＩＭＰＬスイ、チによる場合、前記素子のウオー
ムアツプによる待ち時間等は無駄となってしまう。
ムアツプによる待ち時間等は無駄となってしまう。
発明の・目的
本発明はＩＭＰＬスイッチによるＩＭＰＬを実行する時
の待ち時間を短縮することにある。
の待ち時間を短縮することにある。
ＩＭＰＬの時、処理装置電源投入が済んでいるか未だで
あるかが判定できれば待ち時間をスキップする制御が可
能となる。
あるかが判定できれば待ち時間をスキップする制御が可
能となる。
発明の実施例
以下、本発明の一実施例を第１図および第２図によシ説
明する。第１図はＳｖＰブロック図である。本実施例で
はＳｖＰの制御にマイクロプロセッサ−（以下μＣＰＵ
と呼ぶ）を使用している。１のμＣＰＵは、２（ＤＳＶ
ＰＭＳ内のプログラムによシ処理装置の制御などを実行
する。３は処理装置に対しＩＭＰＬを実行したシログア
ウド情報を採取したりするための制御部であり、１２は
そのインタフェースを示す。４は処理装置の電源のオン
、オフ、周辺ＩＯの電源オン、オフを制御を行なうため
の電源制御部であシ、１３はそのインタフェースライン
を示す。
明する。第１図はＳｖＰブロック図である。本実施例で
はＳｖＰの制御にマイクロプロセッサ−（以下μＣＰＵ
と呼ぶ）を使用している。１のμＣＰＵは、２（ＤＳＶ
ＰＭＳ内のプログラムによシ処理装置の制御などを実行
する。３は処理装置に対しＩＭＰＬを実行したシログア
ウド情報を採取したりするための制御部であり、１２は
そのインタフェースを示す。４は処理装置の電源のオン
、オフ、周辺ＩＯの電源オン、オフを制御を行なうため
の電源制御部であシ、１３はそのインタフェースライン
を示す。
５は処理装置の内部を表示あるいは変更するためのキー
ボード、ディスプレイ装置を制御するコンソールディス
プレイ制御部を示し、６はコンソールディスプレイ装置
を示す。８はフロ。
ボード、ディスプレイ装置を制御するコンソールディス
プレイ制御部を示し、６はコンソールディスプレイ装置
を示す。８はフロ。
ピーディスク装置を示す。ＳＶＰのプログラム、処理装
置のマイクロプログラム等は本ディスク内におさめられ
ている。７は、フロッピーディスク制御部を示す。２，
３，４．５．７は、１の出力１０のμＣＰＵアドレスバ
ス、１１のμＣＰＵデータバスに接続され、μＣＰＵに
よ多制御される。
置のマイクロプログラム等は本ディスク内におさめられ
ている。７は、フロッピーディスク制御部を示す。２，
３，４．５．７は、１の出力１０のμＣＰＵアドレスバ
ス、１１のμＣＰＵデータバスに接続され、μＣＰＵに
よ多制御される。
図２は、４の電源制御部の一部を示す。２１は、パワー
オンスキップフリ、プフロップを示す。
オンスキップフリ、プフロップを示す。
２４が該フリ、ブフロ、プのリセット条件、２５が該フ
リップフロップのセット条件である。２４はＳｖＰの電
源が投入される時１度だけ１となり該フリップフロ、プ
をリセットする。２５は処理装置の電源を投入する時発
行される信号である。
リップフロップのセット条件である。２４はＳｖＰの電
源が投入される時１度だけ１となり該フリップフロ、プ
をリセットする。２５は処理装置の電源を投入する時発
行される信号である。
すなわち処理装−の電源が投入されると、該フリ、プフ
ロ、プはセットされる。２２は１１のμＣＰＵデータバ
スにデータを乗せる出力ゲートでアリ１０のμＣＰＵア
ドレスバスを２６のデコーダーでデコードされた信号２
５によりゲートされている。
ロ、プはセットされる。２２は１１のμＣＰＵデータバ
スにデータを乗せる出力ゲートでアリ１０のμＣＰＵア
ドレスバスを２６のデコーダーでデコードされた信号２
５によりゲートされている。
ＳｖＰは電源投入によシＳｖＰのＩＭＰＬのため、８よ
シブログラムを２へロードし２実行を開始する。ロード
されたプログラムによりＳｖＰ内部がチェ、りされ異常
のないことが確認されると、処理装置の本体部の電源投
入プログラムを実行開始する。この時Ｆ Ｆ２１がチェ
ックされる。ＦＦ２１は今リセット状態にあるため電源
投入シーケンスが続行し電源投入が完了する。
シブログラムを２へロードし２実行を開始する。ロード
されたプログラムによりＳｖＰ内部がチェ、りされ異常
のないことが確認されると、処理装置の本体部の電源投
入プログラムを実行開始する。この時Ｆ Ｆ２１がチェ
ックされる。ＦＦ２１は今リセット状態にあるため電源
投入シーケンスが続行し電源投入が完了する。
この後処理装置ＩＭＰＬプログラムが実行され処理装置
をレゾ−状態にするわけである。処理装置がレゾ−状態
になった後、ＳｖＰの再ＩＭＰＬが必要となった時ＩＭ
ＰＬスイッチをＯＮとする。このことによりＳｖＰは、
電源投入時に実行したことと同じ動作を開始する。電源
投入プログラム実行時、フリップフロップ２１は１がセ
ットされている、プログラムはどのＦＦを参照すること
によりすでに処理装置の電源は投入を完了していること
を知る。そして電源投入シーケンスはスキップされ次の
動作に移る。以上で本発明が説明された、このスキ、プ
動作により不必要な時間待を削除することが可能となっ
た。
をレゾ−状態にするわけである。処理装置がレゾ−状態
になった後、ＳｖＰの再ＩＭＰＬが必要となった時ＩＭ
ＰＬスイッチをＯＮとする。このことによりＳｖＰは、
電源投入時に実行したことと同じ動作を開始する。電源
投入プログラム実行時、フリップフロップ２１は１がセ
ットされている、プログラムはどのＦＦを参照すること
によりすでに処理装置の電源は投入を完了していること
を知る。そして電源投入シーケンスはスキップされ次の
動作に移る。以上で本発明が説明された、このスキ、プ
動作により不必要な時間待を削除することが可能となっ
た。
第１図はＳｖＰのプロ、り図、第２図はｓｖＰ内電源制
御部パワーオンスキ、プツリ、プフロップを示す図であ
る。 １・・・μＣＰ Ｕ １２ ＝ Ｓ Ｖ Ｐ Ｍ Ｓ
ｘ３・・・ＣＰＵ制御部、 ４・・・電源制御、５・
・・コンソールディスプレイコントローラ、６・・・コ
ンソールディスプレイ、 ７・・・フロッピーディスク制御部、 ８・・・フロッピーディスク、 １０・・・μＣＰＵアドレスライン、 １１・・・μＣＰＵデータバス １２・・・ＣＰＵ制御インタフェース、１３・・・電源
制御インタフェース、 ２２・・・ＡＣＰＵデータバスゲート、２３・・・電源
制御部選択線、 ２４・・・初期リセット信号、 ２５・・・処理装置電源投入信号、 ２６・・・デコーダ。 才１図 ／θ ｆ ２ 肥 Ｄ
御部パワーオンスキ、プツリ、プフロップを示す図であ
る。 １・・・μＣＰ Ｕ １２ ＝ Ｓ Ｖ Ｐ Ｍ Ｓ
ｘ３・・・ＣＰＵ制御部、 ４・・・電源制御、５・
・・コンソールディスプレイコントローラ、６・・・コ
ンソールディスプレイ、 ７・・・フロッピーディスク制御部、 ８・・・フロッピーディスク、 １０・・・μＣＰＵアドレスライン、 １１・・・μＣＰＵデータバス １２・・・ＣＰＵ制御インタフェース、１３・・・電源
制御インタフェース、 ２２・・・ＡＣＰＵデータバスゲート、２３・・・電源
制御部選択線、 ２４・・・初期リセット信号、 ２５・・・処理装置電源投入信号、 ２６・・・デコーダ。 才１図 ／θ ｆ ２ 肥 Ｄ
Claims (1)
- ｔ 電子計算機のサービスプロセッサにおいて、処理装
置の電源投入、周辺ＩＯの電源投入をサービスプロセ、
サブログラムにより制御する方式でサービスプロセッサ
の初期プログラムロードのためパネル上にプログラムロ
ードスイッチと、パワーオン時のプログラムロードで処
理装置の電源投、入が完了した時にこのことを記憶する
フリップフロップを持ち、電源投入後、プログラムロー
ドスイッチによる再プログラムロードに当りて該ＦＦを
参照することにより、処理装置の電源投入、周辺ＩＯの
電源投入シーケンスをスキ、ブし、再プログラムロード
の実行時間を短縮することを特徴とする電子計算機装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036398A JPS58154027A (ja) | 1982-03-10 | 1982-03-10 | 電子計算機装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036398A JPS58154027A (ja) | 1982-03-10 | 1982-03-10 | 電子計算機装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58154027A true JPS58154027A (ja) | 1983-09-13 |
Family
ID=12468741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57036398A Pending JPS58154027A (ja) | 1982-03-10 | 1982-03-10 | 電子計算機装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154027A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015191606A (ja) * | 2014-03-28 | 2015-11-02 | 富士通株式会社 | 情報処理装置、情報処理装置の制御方法及び情報処理装置の制御プログラム |
-
1982
- 1982-03-10 JP JP57036398A patent/JPS58154027A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015191606A (ja) * | 2014-03-28 | 2015-11-02 | 富士通株式会社 | 情報処理装置、情報処理装置の制御方法及び情報処理装置の制御プログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11353048A (ja) | 電子機器の節電モード移行制御方法、電子機器及び節電モード移行制御手順を記録した記録媒体 | |
| JPH02156334A (ja) | 情報処理装置 | |
| JPS58154027A (ja) | 電子計算機装置 | |
| JP2667411B2 (ja) | パーソナルコンピュータ | |
| JPH04160422A (ja) | 低消費電力型情報処理装置 | |
| JPS6122818B2 (ja) | ||
| JPS6249427A (ja) | 主メモリの初期化方式 | |
| JPH07122839B2 (ja) | データ処理装置 | |
| JPH0587856B2 (ja) | ||
| JPS5842486B2 (ja) | 初期プログラム・ロ−ド制御方式 | |
| JPH0981275A (ja) | 演算処理装置 | |
| JPH05224894A (ja) | オペレーティングシステムの切替え方式 | |
| JPS61241843A (ja) | 情報処理装置 | |
| JPH0332803B2 (ja) | ||
| JPS62145426A (ja) | マイクロプログラム処理装置 | |
| JPS6048559A (ja) | 初期プログラムロ−デイング処理装置 | |
| JPS61255440A (ja) | プログラム中断制御方式 | |
| JPH04195316A (ja) | 省電力回路 | |
| JPS6141016B2 (ja) | ||
| JPS6020771B2 (ja) | マイクロ診断方式 | |
| JPH02301839A (ja) | メモリダンプ機能を持つデータ処理装置 | |
| JPS6160157A (ja) | 装置起動制御方式 | |
| JPS62139020A (ja) | 計算機システムの立上げ方法 | |
| JPS60181952A (ja) | プログラム・ロ−ド方式 | |
| JPH05158568A (ja) | 計算機システムの運用終了装置 |