JPS58153350A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58153350A JPS58153350A JP3766382A JP3766382A JPS58153350A JP S58153350 A JPS58153350 A JP S58153350A JP 3766382 A JP3766382 A JP 3766382A JP 3766382 A JP3766382 A JP 3766382A JP S58153350 A JPS58153350 A JP S58153350A
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- JP
- Japan
- Prior art keywords
- layer
- forming
- semiconductor
- type
- substrate
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に係り、特に素子分離
層および素子形成用半導体層の形成方法に関するもので
ある。
層および素子形成用半導体層の形成方法に関するもので
ある。
第１図は従来の半導体装置の製造方法の一例を説明する
ための断面図である。
ための断面図である。
この従来例の方法では、まず、ｐ形シリコン（Ｓｉ）基
板（１）の主面部にｎ形Ｓ１層（２）を形成し、このｎ
＋形日１層（２）の表面上にｎ形エピタキシャル成長Ｓ
１層（以下「ｎ形エピタキシャル層」と呼ぶ）を形成し
、次に、このｎ形エピタキシャル層に選択酸化処理を施
して、このｎ形エピタキシャル層の所要部分を取り囲む
素子分離層（３）を選択的に形成し、この素子分離層（
３）によって取り囲まれたｎ形エピタキシャル層の部分
を半導体素子が形成されるｎ形素子形成用Ｓ１層（４）
とする。しかるのち、図示してないが、半導体１子をｎ
形素子形成用Ｂ１層（４）に形成すると、この従来例の
方法の作業が終了する。
板（１）の主面部にｎ形Ｓ１層（２）を形成し、このｎ
＋形日１層（２）の表面上にｎ形エピタキシャル成長Ｓ
１層（以下「ｎ形エピタキシャル層」と呼ぶ）を形成し
、次に、このｎ形エピタキシャル層に選択酸化処理を施
して、このｎ形エピタキシャル層の所要部分を取り囲む
素子分離層（３）を選択的に形成し、この素子分離層（
３）によって取り囲まれたｎ形エピタキシャル層の部分
を半導体素子が形成されるｎ形素子形成用Ｓ１層（４）
とする。しかるのち、図示してないが、半導体１子をｎ
形素子形成用Ｂ１層（４）に形成すると、この従来例の
方法の作業が終了する。
ところで、この従来例の方法では、素子分離層（３）の
表面とｎ形素子形成用８１層（４）の表面との間にバー
ドビークに基づく高さに＠当する段差（川ができるので
、この段差（Ｅ）Ｋよってｎ形素子形成用８１層（４）
に形成される半導体素子のパターンを微細化することが
容易でｉｔないという欠点があった。
表面とｎ形素子形成用８１層（４）の表面との間にバー
ドビークに基づく高さに＠当する段差（川ができるので
、この段差（Ｅ）Ｋよってｎ形素子形成用８１層（４）
に形成される半導体素子のパターンを微細化することが
容易でｉｔないという欠点があった。
仁の発明は、上述の欠点に鑑みてなされたもので、素子
分離層および素子形成用半導体層の形成方法を改良して
これらの素子分離層ｉよび素子形成用半導体層の各表面
間に段差ができないようＫすることＫよって、半導体素
子のパターンを微細化することができる半導体装置の製
造方法を提供することを目的とする〇 第８図は仁の発明の一実施例を説明するための断面図で
ある。
分離層および素子形成用半導体層の形成方法を改良して
これらの素子分離層ｉよび素子形成用半導体層の各表面
間に段差ができないようＫすることＫよって、半導体素
子のパターンを微細化することができる半導体装置の製
造方法を提供することを目的とする〇 第８図は仁の発明の一実施例を説明するための断面図で
ある。
との＊ｍ例の方法では、第１図に示した従来例の方法と
同様に、ν形ｓ１基板１１）の主面部にｎ＋形１１１７
１１（！１を形成する０次に１化字的ｆＡ相蒸１ｔｒ
（ＯＶＤ）法を用いて、ｎ”Ｎａｓ層（２）の表面上に
その所要部分を取９ｓむＪ５ｉ要厚さの素子分離層（３
ａ）を形成し、次いで、ＯＶＤ法を用いて、素子分離層
（３ａ）によって取り囲まれたｎｌＢｌ層（２）の表面
上に素子分離層（３ａ）の厚さとほぼ同一の厚さを有す
るｎ形素子形成用８１層（４ａ） ｔ−形成する。しか
るのち、図示してないが、半導体素子をｎ形素子形成用
Ｓ１層（４ａ） ＪＣ形成すると、この実施例の方法の
作業が終了する。
同様に、ν形ｓ１基板１１）の主面部にｎ＋形１１１７
１１（！１を形成する０次に１化字的ｆＡ相蒸１ｔｒ
（ＯＶＤ）法を用いて、ｎ”Ｎａｓ層（２）の表面上に
その所要部分を取９ｓむＪ５ｉ要厚さの素子分離層（３
ａ）を形成し、次いで、ＯＶＤ法を用いて、素子分離層
（３ａ）によって取り囲まれたｎｌＢｌ層（２）の表面
上に素子分離層（３ａ）の厚さとほぼ同一の厚さを有す
るｎ形素子形成用８１層（４ａ） ｔ−形成する。しか
るのち、図示してないが、半導体素子をｎ形素子形成用
Ｓ１層（４ａ） ＪＣ形成すると、この実施例の方法の
作業が終了する。
この実施例の方法では、素子分離層（３ａ）の厚さとｎ
形素子形成用８１層（４ａ）の厚さとがほぼ同一である
ので、これらの層（３ａ）および（４ａ）の各表面間に
段差がなく表面が平坦である。従って、ｎ形素子形成用
８１層（４ａ）に形成される半導体素子のパターンを容
易に微細化することができる。
形素子形成用８１層（４ａ）の厚さとがほぼ同一である
ので、これらの層（３ａ）および（４ａ）の各表面間に
段差がなく表面が平坦である。従って、ｎ形素子形成用
８１層（４ａ）に形成される半導体素子のパターンを容
易に微細化することができる。
＄３図はこの発明の他の実施例を説明するための断面図
である。
である。
この実施例の方法では、第２図に示した実施例の方法に
おいてｐ形８１基板（１）の替りに絶縁体基板（６）を
用いる以外は第２図に示した実施例の方法と同様である
ので、第２図に示した実施例の効果と同様の効果がある
ことは述べるまでもない。しかも、絶縁体基板（６）を
用いているので、この実施例の方法になる半導体素子を
、絶縁体を介在させることなく、順次積み重ねて三次元
素子を容易に構成することができる。
おいてｐ形８１基板（１）の替りに絶縁体基板（６）を
用いる以外は第２図に示した実施例の方法と同様である
ので、第２図に示した実施例の効果と同様の効果がある
ことは述べるまでもない。しかも、絶縁体基板（６）を
用いているので、この実施例の方法になる半導体素子を
、絶縁体を介在させることなく、順次積み重ねて三次元
素子を容易に構成することができる。
なお、上記各実施例の方法では、素子分離層（５ａ）の
形成を素子形成用Ｂ１層（４ａ）の形成より先に行った
が、必ずしも素子分離層（３＆）の形成を素子形成用８
１層（４ａ）の形成より先に行う必要がなく、素子形成
用８１層（４＆）の形成を素子分離層（３ａ）の形成よ
り先に行ってもよい０また、上記各実施例の方法では、
ｃｖｎ法を用いて素子分離層（３ａ）および素子形成用
Ｂ１層（４ａ）の形成を行ったが、必ずしもこれ＃：ｔ
ｏｖＤ法に限定する必要がなく、インオビームを用いて
成層する方法などのその弛度 の−構成層方法を用いてもよい。更に１上記各実施例の
方法においてｐ影領域をｎ影領域しｎ影領域をｐ影領域
にした場合にも、この発明の方法を適用することかで１
小。
形成を素子形成用Ｂ１層（４ａ）の形成より先に行った
が、必ずしも素子分離層（３＆）の形成を素子形成用８
１層（４ａ）の形成より先に行う必要がなく、素子形成
用８１層（４＆）の形成を素子分離層（３ａ）の形成よ
り先に行ってもよい０また、上記各実施例の方法では、
ｃｖｎ法を用いて素子分離層（３ａ）および素子形成用
Ｂ１層（４ａ）の形成を行ったが、必ずしもこれ＃：ｔ
ｏｖＤ法に限定する必要がなく、インオビームを用いて
成層する方法などのその弛度 の−構成層方法を用いてもよい。更に１上記各実施例の
方法においてｐ影領域をｎ影領域しｎ影領域をｐ影領域
にした場合にも、この発明の方法を適用することかで１
小。
さを有し半導体素子を形成する素子形成用半導体層の形
成およびこの素子形成用半導体層を取り囲みこの素子形
成用半導体層の厚さとほぼ同一の厚さを有する素子分離
層の形成を行うので、上記素子形成用半導体層および上
記素子分離層の各表面間に段差がなく表面が平坦である
。従って、上記素子形成用半導体層に形成される上記半
導体素子のパターンを容易に微細化することかで舞る。
成およびこの素子形成用半導体層を取り囲みこの素子形
成用半導体層の厚さとほぼ同一の厚さを有する素子分離
層の形成を行うので、上記素子形成用半導体層および上
記素子分離層の各表面間に段差がなく表面が平坦である
。従って、上記素子形成用半導体層に形成される上記半
導体素子のパターンを容易に微細化することかで舞る。
第１図は従来の半導体装置の製造方法の一例を説明する
ための断面図、第２図はこの発明の一実施例を説明する
ための断面図、第３図はこの発明の他の実施例を説明す
るための断面図である。 図において、（１）ＦｉＰ形８１基板（半導体素子構成
基板） 、＋２１はｎ＋形８ｉ層（第１伝導形の半導体
層）、（３ａ）は素子分離層、（４ａ） ｉｊ ｎ形素
子形成用８１層（第１伝導形の素子形成用半導体層）で
ある。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。
ための断面図、第２図はこの発明の一実施例を説明する
ための断面図、第３図はこの発明の他の実施例を説明す
るための断面図である。 図において、（１）ＦｉＰ形８１基板（半導体素子構成
基板） 、＋２１はｎ＋形８ｉ層（第１伝導形の半導体
層）、（３ａ）は素子分離層、（４ａ） ｉｊ ｎ形素
子形成用８１層（第１伝導形の素子形成用半導体層）で
ある。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。
Claims (1)
- 【特許請求の範囲】 １１）半導体素子構成基板の主面上に第１伝導形の半導
体層を形成する第１の工程、並びに所景厚さを有し半導
体素子を形成する第１伝導形の素子形成用半導体層の形
成およびこの素子形成用半導体層１＊り囲み上記素子形
成用半導体層の厚さと〃 ＃１は同一の厚さを有する素子分離層の形成を堆積成層
方法を用いて上記半導体層の表面上に行う第２の工程を
備えた半導体装置の製造方法。 （り半導体素子構成基板に第２の伝導形の半導体基板を
用いることｔ特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 （３）半導体素子構成基板に絶縁体基板を用いることを
特徴とする特許請求の範囲＠”Ｊ、項記載の半仁と會特
徴とする特許請求の範囲第１項ないし第３項のいずれか
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3766382A JPS58153350A (ja) | 1982-03-08 | 1982-03-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3766382A JPS58153350A (ja) | 1982-03-08 | 1982-03-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58153350A true JPS58153350A (ja) | 1983-09-12 |
Family
ID=12503868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3766382A Pending JPS58153350A (ja) | 1982-03-08 | 1982-03-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58153350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5096844A (en) * | 1988-08-25 | 1992-03-17 | Licentia Patent-Verwaltungs-Gmbh | Method for manufacturing bipolar transistor by selective epitaxial growth of base and emitter layers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066186A (ja) * | 1973-10-12 | 1975-06-04 |
-
1982
- 1982-03-08 JP JP3766382A patent/JPS58153350A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066186A (ja) * | 1973-10-12 | 1975-06-04 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5096844A (en) * | 1988-08-25 | 1992-03-17 | Licentia Patent-Verwaltungs-Gmbh | Method for manufacturing bipolar transistor by selective epitaxial growth of base and emitter layers |
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