JPS58133034A - デジタル・アナログ変換回路 - Google Patents
デジタル・アナログ変換回路Info
- Publication number
- JPS58133034A JPS58133034A JP1488482A JP1488482A JPS58133034A JP S58133034 A JPS58133034 A JP S58133034A JP 1488482 A JP1488482 A JP 1488482A JP 1488482 A JP1488482 A JP 1488482A JP S58133034 A JPS58133034 A JP S58133034A
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- JP
- Japan
- Prior art keywords
- circuit
- output
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- conversion circuit
- digital
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
- H03M1/0872—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches by disabling changes in the output during the transitions, e.g. by holding or latching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、デジタル・アナログ変換−路（以下、Ｄ／Ａ
変換（ロ）路と記すこともある）の非Ｓ形誤差をあらか
じめ求めておき、変換動作時に１この非線形娯差に相当
する補正信号を入力に加算するいわゆる自己校正機能を
有するデジタル・アナログ変換回路に関するものである
。
変換（ロ）路と記すこともある）の非Ｓ形誤差をあらか
じめ求めておき、変換動作時に１この非線形娯差に相当
する補正信号を入力に加算するいわゆる自己校正機能を
有するデジタル・アナログ変換回路に関するものである
。
最近、デジタルオーディオ再生−に使用するＤ／Ａ変換
−路は、１４〜１６ビツトの分解能と直線性をもつもの
が主体である。これら１４〜１６ビツ）の分解能と直線
性をもつＤ／Ａ変換−路を実現する場合１回路構成部品
の精度に起因する非ｍ形ＷＡ差を抑えるため、トリ電ン
グ技術に依存したへイブリッドＩＣや、Ｄ／Ａ変換団路
のもつ非Ｍ形ａ差をあらかじめ求めてデジタル記憶素子
（ＲＡＭ）に記憶しておき゛１迩當動作時（変換動作時
）には、ＲＡＭに記憶された非ＩＩ形誤差に相当する補
正信号をＤ／人変換団路の入力データに加算することに
よって、Ｄ／Ａ＊１１回路のもつ非線形誤差を補正する
峰の工夫が施されているＯｊｌｌｗＪは、従来のＤ／人
変換回路を示したブロック図である。同図に示す回路は
、前述した如く、Ｄ／Ａ変換閏路のもつ非ＩＩ形誤差を
あらかじめ求めておき１遥當動作時（変ＩＩ！動作時）
には、この非Ｉｌ！形＃Ａ差分の補正信号をＤ／Ａ変換
關踏の入力に加算してＤ／Ａ変換回路のもつ非ＪＩＩ形
談差を補正するようにしたものであるが１本＠細書では
１かかるＤ／Ａ変換回路を、他のものと区別する為、自
己校正形Ｄ／Ａ変換回路と呼ぶ。
−路は、１４〜１６ビツトの分解能と直線性をもつもの
が主体である。これら１４〜１６ビツ）の分解能と直線
性をもつＤ／Ａ変換−路を実現する場合１回路構成部品
の精度に起因する非ｍ形ＷＡ差を抑えるため、トリ電ン
グ技術に依存したへイブリッドＩＣや、Ｄ／Ａ変換団路
のもつ非Ｍ形ａ差をあらかじめ求めてデジタル記憶素子
（ＲＡＭ）に記憶しておき゛１迩當動作時（変換動作時
）には、ＲＡＭに記憶された非ＩＩ形誤差に相当する補
正信号をＤ／人変換団路の入力データに加算することに
よって、Ｄ／Ａ＊１１回路のもつ非線形誤差を補正する
峰の工夫が施されているＯｊｌｌｗＪは、従来のＤ／人
変換回路を示したブロック図である。同図に示す回路は
、前述した如く、Ｄ／Ａ変換閏路のもつ非ＩＩ形誤差を
あらかじめ求めておき１遥當動作時（変ＩＩ！動作時）
には、この非Ｉｌ！形＃Ａ差分の補正信号をＤ／Ａ変換
關踏の入力に加算してＤ／Ａ変換回路のもつ非ＪＩＩ形
談差を補正するようにしたものであるが１本＠細書では
１かかるＤ／Ａ変換回路を、他のものと区別する為、自
己校正形Ｄ／Ａ変換回路と呼ぶ。
第１図に示した自己校正彫り／Ａ変換回路は１特開昭５
５−１００７４４号公報において会知のものであるが、
以下、本発明の理解に必要な範囲で説明を加える。
５−１００７４４号公報において会知のものであるが、
以下、本発明の理解に必要な範囲で説明を加える。
第１ＷＪにおいて、入力ディジタルデータ２０は、いま
１０ビツトであるものとする・その上位４ビツト２０！
の線形性が悪い場合を想定する。そして、上位４ビツト
の纏８％差の最大値は下位４ピツ）（１！＄ＬＳＢ）４
度で補正できるものとする。
１０ビツトであるものとする・その上位４ビツト２０！
の線形性が悪い場合を想定する。そして、上位４ビツト
の纏８％差の最大値は下位４ピツ）（１！＄ＬＳＢ）４
度で補正できるものとする。
２０ｂは下位６ビツトのデータを示す。２１は選択回路
であり、補正モードとＡＤ置換モードにより、選択する
データが相異する。２２は補正回路付ＤＡ変換器であり
、後で詳述される。２３はランプ間数発生回路（三角波
発生励路を含む。）、２４はコンパレータ、２５は８Ｒ
フリツプ７０ツブ、２６はクロック発生器、２７はＡＮ
Ｄ−ＧＡＴＥ、２８はクロックパルスのカウンタ、２９
はＲＡＭなどのメモリ、３０は第１のカウンタ、３１は
ＤＡ変換＠２２の出力端である。
であり、補正モードとＡＤ置換モードにより、選択する
データが相異する。２２は補正回路付ＤＡ変換器であり
、後で詳述される。２３はランプ間数発生回路（三角波
発生励路を含む。）、２４はコンパレータ、２５は８Ｒ
フリツプ７０ツブ、２６はクロック発生器、２７はＡＮ
Ｄ−ＧＡＴＥ、２８はクロックパルスのカウンタ、２９
はＲＡＭなどのメモリ、３０は第１のカウンタ、３１は
ＤＡ変換＠２２の出力端である。
先ず、補正モードにおける動作を第２９！ｌを参照して
説明する。なお１第２ｇは、第１図の一路における各部
信号の波形を示すタイ之ングチャートである。
説明する。なお１第２ｇは、第１図の一路における各部
信号の波形を示すタイ之ングチャートである。
４１ 図において１端子３２から補正モード信号（第２
Ｅｂ ）が入力されると、ランプ関数発生回路２３がラ
ンプ関数を発生しはじめると同時に、選択回路２１はカ
ウンタ３０の出力を選択する。
Ｅｂ ）が入力されると、ランプ関数発生回路２３がラ
ンプ関数を発生しはじめると同時に、選択回路２１はカ
ウンタ３０の出力を選択する。
このとき、ディジタル人力２０の下位ビット群２０ｂ及
びメモリ２９の出力は＠０”に設定しておく。このため
、ＤＡ変換器２２の入力は（ｏｏｏｏｏｏｏｏｏｏ）で
あり、出力は１１２ＷＪ（ｃ）に示すように、ｅｏｖで
ある。そして、ランプ関数がこの１拳電圧となる４ｅ＠
Ｖを越えるとコンパレータ２４が動作し、ＳＲ７リップ
フロップ２５をセットシ、カウンタ２８のカウントを開
始すると同時に、メモリ２９の（００００）番地にカウ
ンタ２８の内容を書きこむ（この場合は（ｏｏｏｏｏｏ
ｏｏｏｏ） テある。）。
びメモリ２９の出力は＠０”に設定しておく。このため
、ＤＡ変換器２２の入力は（ｏｏｏｏｏｏｏｏｏｏ）で
あり、出力は１１２ＷＪ（ｃ）に示すように、ｅｏｖで
ある。そして、ランプ関数がこの１拳電圧となる４ｅ＠
Ｖを越えるとコンパレータ２４が動作し、ＳＲ７リップ
フロップ２５をセットシ、カウンタ２８のカウントを開
始すると同時に、メモリ２９の（００００）番地にカウ
ンタ２８の内容を書きこむ（この場合は（ｏｏｏｏｏｏ
ｏｏｏｏ） テある。）。
第２ＷＪにおいて、（ａ）はクロック発生＠２６の発生
パルスを、伽）は端子３２に印加される補正モード信号
を、（Ｃ）はランプ関数発生回路２３の出力２１を示す
。コンパレータ２４の出力は同ＩＩ（φに示されており
、同ＷＪ （ｅ）は８Ｂ、アリツブフロップ２５のＱ出
力、同１１（ｆ）はカウンタ３０の内容を示す。
パルスを、伽）は端子３２に印加される補正モード信号
を、（Ｃ）はランプ関数発生回路２３の出力２１を示す
。コンパレータ２４の出力は同ＩＩ（φに示されており
、同ＷＪ （ｅ）は８Ｂ、アリツブフロップ２５のＱ出
力、同１１（ｆ）はカウンタ３０の内容を示す。
ランプ関数がｅｇＶを越えた時点で、カウンタ３０の内
容は（０００１）となるから、ＤＡ変換器２２の入力（
０００１００００００）に対応した出力、すなわちｅＩ
Ｖとなり、以下同様の動作が続くｏすなわち、ランプ関
数がｅｌＶを越える（１＝１１）と、再びコンパレータ
２４が動作Ｌ、メモリ２９１７） （０００１）番地に
、カウンタ２８の内容を読み込む。このカウンタ２８の
内容がＤＡ変換器２２の入力（０００１００００００）
に対する補正量となる。同様に、（００１００００００
０）〜（１１１１００００００）に対するカラン＊２Ｂ
の内容をメモリｚ９のそれぞれの番地に読み込み、補正
モードが終了する。
容は（０００１）となるから、ＤＡ変換器２２の入力（
０００１００００００）に対応した出力、すなわちｅＩ
Ｖとなり、以下同様の動作が続くｏすなわち、ランプ関
数がｅｌＶを越える（１＝１１）と、再びコンパレータ
２４が動作Ｌ、メモリ２９１７） （０００１）番地に
、カウンタ２８の内容を読み込む。このカウンタ２８の
内容がＤＡ変換器２２の入力（０００１００００００）
に対する補正量となる。同様に、（００１００００００
０）〜（１１１１００００００）に対するカラン＊２Ｂ
の内容をメモリｚ９のそれぞれの番地に読み込み、補正
モードが終了する。
続いて、Ｄ人変換時の動作を説明する０選択回路２１は
入力データの上位４ビット分２０ｍを選択する。そして
、ＤＡ変換＠２２にこの上位４ビツトと下位６ビツト２
０ｂとメモリ２９からの補正量が同時に入力され、補正
されたアナ胃グ信号が出力端３１に出力される０補正量
は上位４ビツトのディジタルデータでアドレスされる。
入力データの上位４ビット分２０ｍを選択する。そして
、ＤＡ変換＠２２にこの上位４ビツトと下位６ビツト２
０ｂとメモリ２９からの補正量が同時に入力され、補正
されたアナ胃グ信号が出力端３１に出力される０補正量
は上位４ビツトのディジタルデータでアドレスされる。
以上１従来の自己校正形Ｄ／Ａ変換回路の大要を説明し
たが、かかる変換囲路における補正モード時の校正動作
は、Ｄ／Ａ変換回路装置の雪原投入と同時に行ったり、
装置の内部温度の変化に応じて行いＤ／Ａ変換回路のも
つ非Ｓ形談差の校正を行っている。そして通常１上位数
ビットの校正に要する時間は０．２〜０．３抄部度であ
る。この期間、出力端子３１には、上位ビットの校正に
使用するデジタル入力に対応したアナログ信号が現われ
る。
たが、かかる変換囲路における補正モード時の校正動作
は、Ｄ／Ａ変換回路装置の雪原投入と同時に行ったり、
装置の内部温度の変化に応じて行いＤ／Ａ変換回路のも
つ非Ｓ形談差の校正を行っている。そして通常１上位数
ビットの校正に要する時間は０．２〜０．３抄部度であ
る。この期間、出力端子３１には、上位ビットの校正に
使用するデジタル入力に対応したアナログ信号が現われ
る。
本り／人変換回路をオーディオ再生装置に用いると、出
力端子３１に現われる校正時のアナ四ダ信号は、その後
段に接続されるはずのオーディオ増幅器（図示せず）で
増幅された後、スピーカ（図示せず）に入力されるため
、シ冒ツクノイズとなって、スピーカから出力される。
力端子３１に現われる校正時のアナ四ダ信号は、その後
段に接続されるはずのオーディオ増幅器（図示せず）で
増幅された後、スピーカ（図示せず）に入力されるため
、シ冒ツクノイズとなって、スピーカから出力される。
時にＤ／Ａ変換回路の校正動作時に用いられるデジタル
入力は、上位ビットである為、出力端子３１に現われる
シ冒ツタ音の大きさが大きく、聴取者に対し不快な感じ
を与えるばかりでなく、スピーカの破壊に至る場合もあ
る。
入力は、上位ビットである為、出力端子３１に現われる
シ冒ツタ音の大きさが大きく、聴取者に対し不快な感じ
を与えるばかりでなく、スピーカの破壊に至る場合もあ
る。
本発明の目的は、前記した従来技術の欠点をなくシ、自
己校正機能を有するＤ／Ａ変換回路において、Ｄ／Ａ変
換回路の非線形誤差をあらかじめ求める校正動作時にア
ナ璽グ出力端子に真われるシ璽ツク音を解消したＤ／Ａ
変換団路を提供することにある。
己校正機能を有するＤ／Ａ変換回路において、Ｄ／Ａ変
換回路の非線形誤差をあらかじめ求める校正動作時にア
ナ璽グ出力端子に真われるシ璽ツク音を解消したＤ／Ａ
変換団路を提供することにある。
本発明は、上記目的を達成するために、前記した自己校
正機能を有するＤ／Ａ変換回路の出力側後段にスイッチ
−路を設け、このスイッチ回路を、前記Ｄ／Ａ変換回路
における校正動作開始のためのトリガー信号と連動させ
て一定期間切替えることにより、前記Ｄ／Ａ変換団路の
校正動作時に現われるシ習ツク音を出力させないように
したものであり、以下、図面を参照してその一実施例を
詳細に説−する。
正機能を有するＤ／Ａ変換回路の出力側後段にスイッチ
−路を設け、このスイッチ回路を、前記Ｄ／Ａ変換回路
における校正動作開始のためのトリガー信号と連動させ
て一定期間切替えることにより、前記Ｄ／Ａ変換団路の
校正動作時に現われるシ習ツク音を出力させないように
したものであり、以下、図面を参照してその一実施例を
詳細に説−する。
第３ｗＪは本発明の一実施例を示すプ關ツク図である。
同図において、第１１１と相違する点は、スイッチ回路
１４と波形整形回路１５を図示の如く追加した点にある
。すなわちＤ／Ａ変換１１２２の出力側に設けられたス
イッチ−路１４は、変換器２２の出力信号を断続するた
めのものである０波彫整１１ｉ１１１１１５は補正モー
ド信号入力端子３２に印加される校正動作開始のための
トリガー信号を入力としてこれを波廖整影し、一定期間
１スイッチ回路１４を動作（断）させるべくスイッチ回
路１４に印加するための回路である。
１４と波形整形回路１５を図示の如く追加した点にある
。すなわちＤ／Ａ変換１１２２の出力側に設けられたス
イッチ−路１４は、変換器２２の出力信号を断続するた
めのものである０波彫整１１ｉ１１１１１５は補正モー
ド信号入力端子３２に印加される校正動作開始のための
トリガー信号を入力としてこれを波廖整影し、一定期間
１スイッチ回路１４を動作（断）させるべくスイッチ回
路１４に印加するための回路である。
通常、この波形整形回路１５としては、ワンシ曹ット！
ルチバイブレータを使用することが出来、これによって
、Ｄ／Ａ変換−路の校正動作に必要な時間だけスイッチ
−路１４が動作（断）するようにすることができる。す
なわち、ワンシ璽ットマルチバイプレータの時定数を適
宜調整することにより上記を実現できる。これにより、
Ｄ／Ａ変換＠２２の非Ｓ＊＊差を求める為の校正動作に
伴つて出力端子３１に現われるシ習ツク音を防止するこ
とができる０ 本発明によれば、自己校正形Ｄ／Ａ変換器の出力を断続
するスイッチ（ロ）路を設け、前記Ｄ／Ａ変換器の校正
動作開始トリガー信号と同期して、前記スイッチ回路を
一部期聞だけ動作させることによって、校正動作時にＤ
／Ａ変換器出力側に現われるシ璽ツク音を防止できるの
で、これをデジタルオーディオ再生器に用いた場合１従
来、欠点となっていたショック音による不快感や、スピ
ーカの破壊を防止できるという利点がある。
ルチバイブレータを使用することが出来、これによって
、Ｄ／Ａ変換−路の校正動作に必要な時間だけスイッチ
−路１４が動作（断）するようにすることができる。す
なわち、ワンシ璽ットマルチバイプレータの時定数を適
宜調整することにより上記を実現できる。これにより、
Ｄ／Ａ変換＠２２の非Ｓ＊＊差を求める為の校正動作に
伴つて出力端子３１に現われるシ習ツク音を防止するこ
とができる０ 本発明によれば、自己校正形Ｄ／Ａ変換器の出力を断続
するスイッチ（ロ）路を設け、前記Ｄ／Ａ変換器の校正
動作開始トリガー信号と同期して、前記スイッチ回路を
一部期聞だけ動作させることによって、校正動作時にＤ
／Ａ変換器出力側に現われるシ璽ツク音を防止できるの
で、これをデジタルオーディオ再生器に用いた場合１従
来、欠点となっていたショック音による不快感や、スピ
ーカの破壊を防止できるという利点がある。
なお、スイッチ回路として、適音オーディオ再生装置の
ｄカ端子に設けられるリレーや、ミューティング回路を
使用してもよく、この場合においても、本発明の効果は
、変わらないことは勿論である。
ｄカ端子に設けられるリレーや、ミューティング回路を
使用してもよく、この場合においても、本発明の効果は
、変わらないことは勿論である。
第１図は従来のＤ／Ａ変換回路を示すプルツク図、第２
図は第１図の回路における各部信号の波形を示すタイミ
ングチャート、第３図は本発明の一実施例を示すブロッ
ク図、である。 符号説明 １４・・・・・・スイッチ回路、１５・曲・波形整形回
路代理人 弁理士 並 木 昭 夫
図は第１図の回路における各部信号の波形を示すタイミ
ングチャート、第３図は本発明の一実施例を示すブロッ
ク図、である。 符号説明 １４・・・・・・スイッチ回路、１５・曲・波形整形回
路代理人 弁理士 並 木 昭 夫
Claims (1)
- １）自己校正機能をもち為変換動作に先立って校正モー
ドの動作を行なうデジタル・アナログ変換回路（以後−
Ｄ／Ａ変換−路と云う）において、その出力側にスイッ
チ回路を設け、前記校正モードの動作を起動するトリガ
信号によって前記スイッチ回路を動作させ、少なくも校
正モードの動作が行なわれている閣は、前記Ｄ／Ａ変換
回路の出力信号を遮断するようにしたことを特徴とする
デジタル・アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1488482A JPS58133034A (ja) | 1982-02-03 | 1982-02-03 | デジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1488482A JPS58133034A (ja) | 1982-02-03 | 1982-02-03 | デジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58133034A true JPS58133034A (ja) | 1983-08-08 |
Family
ID=11873436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1488482A Pending JPS58133034A (ja) | 1982-02-03 | 1982-02-03 | デジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58133034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62160823A (ja) * | 1985-12-30 | 1987-07-16 | テクトロニツクス・インコ−ポレイテツド | 基準信号発生器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5526906B2 (ja) * | 1976-10-01 | 1980-07-16 | ||
| JPS5638832U (ja) * | 1979-08-31 | 1981-04-11 |
-
1982
- 1982-02-03 JP JP1488482A patent/JPS58133034A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5526906B2 (ja) * | 1976-10-01 | 1980-07-16 | ||
| JPS5638832U (ja) * | 1979-08-31 | 1981-04-11 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62160823A (ja) * | 1985-12-30 | 1987-07-16 | テクトロニツクス・インコ−ポレイテツド | 基準信号発生器 |
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