JPS58123737A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58123737A JPS58123737A JP57006542A JP654282A JPS58123737A JP S58123737 A JPS58123737 A JP S58123737A JP 57006542 A JP57006542 A JP 57006542A JP 654282 A JP654282 A JP 654282A JP S58123737 A JPS58123737 A JP S58123737A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- ion implantation
- mask
- inter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H10W10/0125—
-
- H10W10/13—
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本宛ＱＱは、半導体素子が他の半導体素子と分−さｎる
構成をする素子間分離用層に関する半導体集積回路装置
の製ｍＫ１１ｌする。
構成をする素子間分離用層に関する半導体集積回路装置
の製ｍＫ１１ｌする。
こ０．檜の半導体集積ａｖｓｏｖｓ法くして従来以下に
示す様な方法が採用さｎている。すなわち第１図（＆）
に示す様に１例えばｐＨの８１基板１を熱酸化処理によ
り第１図＜ｂ）に示す様に８１基伽１上に熱酸化１１２
に一形成し９次に熱酸化膜２上に第１１１（ａ）に示す
様に８ ｉ４化物層５形成する。
示す様な方法が採用さｎている。すなわち第１図（＆）
に示す様に１例えばｐＨの８１基板１を熱酸化処理によ
り第１図＜ｂ）に示す様に８１基伽１上に熱酸化１１２
に一形成し９次に熱酸化膜２上に第１１１（ａ）に示す
様に８ ｉ４化物層５形成する。
次に電化物層ｓ上にフォトレジストｔ＊布し公知の方法
でパターニングし第１図（ｄ ）Ｋｉす様に窓明ケさｆ
Ｌ次レジスト層４１１−得る。このレジス） １１４ｔ
−マスクにしてレジスト層４０下以外の窒化物層Ｓを除
去してＮ１図（ｅＸ示す如く窓明けさｎ穴領域Ｓｔ得る
０次にレジスト層４を除去した後パターニングされた窒
化物噛ｓ２マスクにして省化物層５０下以外の熱酸化ｗ
Ｉ２を除去して第１図（ｆ）０す様に窓明けされた領域
６を得る０次にＢ１基１１に対するＢ１窒化物層ｓｌマ
スクとする陵化処環によりＩｌｌｋＪ（ｇ）Ｋ示す様に
８１基板１の８１ｉ１化物層ｓ下の領域９外の領域に８
１酸化物層７會素子間分離用層としで形成し１次に第１
図（ｈ）に示す様に窒化物層４および熱酸化膜層２を除
去し８１基Ｉ１１と素子間分離用層としての陵化物層７
が形成される。然る後に素子間分離用層の形成さｎでい
ない領域８ｔ−半導体素子形成領域としてその領域８に
通常の方法によｐ第１図（１）の様に半導体素子１４′
９ｒ形成する０以上の様にして製造した２つの半導体素
子１番は、素子間分離用層７によって分離されるとめう
構造を持っでいる。＃ＩＩＥ１図（１）Ｋおりｓ′ｃ２
ツｔ）半導体素子１６は、ソース領域として形成され九
ＭＪｆｌ ｉ領域！、及びドレイン領域としで形成され
た１１１１８１領域１Ｇ、及びゲート絶縁膜としで形成
され次絶縁膜１１、及びそのゲート絶縁膜１１ｔ−介し
で形成されたゲート電１としてＯ導電性層１２゜及び配
劇用導電性層１３．及び導電領域間食分離する層間絶縁
膜１４．並びに半導体素子１番１ＩＩＩＩとしての絶縁
層１５１有して−る。
でパターニングし第１図（ｄ ）Ｋｉす様に窓明ケさｆ
Ｌ次レジスト層４１１−得る。このレジス） １１４ｔ
−マスクにしてレジスト層４０下以外の窒化物層Ｓを除
去してＮ１図（ｅＸ示す如く窓明けさｎ穴領域Ｓｔ得る
０次にレジスト層４を除去した後パターニングされた窒
化物噛ｓ２マスクにして省化物層５０下以外の熱酸化ｗ
Ｉ２を除去して第１図（ｆ）０す様に窓明けされた領域
６を得る０次にＢ１基１１に対するＢ１窒化物層ｓｌマ
スクとする陵化処環によりＩｌｌｋＪ（ｇ）Ｋ示す様に
８１基板１の８１ｉ１化物層ｓ下の領域９外の領域に８
１酸化物層７會素子間分離用層としで形成し１次に第１
図（ｈ）に示す様に窒化物層４および熱酸化膜層２を除
去し８１基Ｉ１１と素子間分離用層としての陵化物層７
が形成される。然る後に素子間分離用層の形成さｎでい
ない領域８ｔ−半導体素子形成領域としてその領域８に
通常の方法によｐ第１図（１）の様に半導体素子１４′
９ｒ形成する０以上の様にして製造した２つの半導体素
子１番は、素子間分離用層７によって分離されるとめう
構造を持っでいる。＃ＩＩＥ１図（１）Ｋおりｓ′ｃ２
ツｔ）半導体素子１６は、ソース領域として形成され九
ＭＪｆｌ ｉ領域！、及びドレイン領域としで形成され
た１１１１８１領域１Ｇ、及びゲート絶縁膜としで形成
され次絶縁膜１１、及びそのゲート絶縁膜１１ｔ−介し
で形成されたゲート電１としてＯ導電性層１２゜及び配
劇用導電性層１３．及び導電領域間食分離する層間絶縁
膜１４．並びに半導体素子１番１ＩＩＩＩとしての絶縁
層１５１有して−る。
所で熱酸化膜２０目的０１つは、熱酸化時に生ずる８１
基４１１と８１童化物眉墨との間の歪応力ｔ−緩和し草
子形成領域ｓ□歪を軽減することであるが、素子間分離
用層としで０”ｒａ１酸化膜７を得る為の熟処理時、Ｉ
ｌ素、水分子等の酸化剤が熱酸化膜２と半導体基ｌ１０
界−を伝る事に工り、素子間分離用層７０横方向酸化が
その縦方向の酸イヒと同程寂又扛それ以上Ｏ長ｉｉｔ以
って所簡ノ（−ズビータ状に形成される為 Ｓ子閣分離
用層７の最小幅が予定した最小幅より大暑（なり、半導
体集積回路装置ｔｔＳ化するＫは一足の限度がある。
基４１１と８１童化物眉墨との間の歪応力ｔ−緩和し草
子形成領域ｓ□歪を軽減することであるが、素子間分離
用層としで０”ｒａ１酸化膜７を得る為の熟処理時、Ｉ
ｌ素、水分子等の酸化剤が熱酸化膜２と半導体基ｌ１０
界−を伝る事に工り、素子間分離用層７０横方向酸化が
その縦方向の酸イヒと同程寂又扛それ以上Ｏ長ｉｉｔ以
って所簡ノ（−ズビータ状に形成される為 Ｓ子閣分離
用層７の最小幅が予定した最小幅より大暑（なり、半導
体集積回路装置ｔｔＳ化するＫは一足の限度がある。
本斃＠はこうしたｉｇｉ＊＊に集積化する限度を大幅に
故実し、−７％’：）ｇ予形成領域０１４１１和する新
ＩＩＬ１に半導体集積ａｇ＊＊ｔｏ−法を提供する−の
である。以下に零発ｖｓｏｖｓ造方ａｔ園−にもとづい
て詳Ｉ／ａＫ説明する。
故実し、−７％’：）ｇ予形成領域０１４１１和する新
ＩＩＬ１に半導体集積ａｇ＊＊ｔｏ−法を提供する−の
である。以下に零発ｖｓｏｖｓ造方ａｔ園−にもとづい
て詳Ｉ／ａＫ説明する。
第ｚ＠は本発９１１ｏ貢麿儒を示す、第２図（ＩＬ）〜
（・）はそれでれ前述した纂１１１（ＩＬ）〜（・）と
同様０７法で作成す為０次ＫＨＸ図（ｆ）Ｋ示す様にフ
ォトレジスト層４ｔｌｌｌし＊状態でＪｐシターニング
さｆした寵化物層ｉをマスタにして童化物層５０下以外
Ｏ熱酸化膜ｔｔ−除去して９１基軟の露出した領域６會
得る。５．然る後にｌ１１３（ｇ）に示す様に１１明け
され九門オドレジスト層４，１ｉｉｉｉｉ化物層１．熱
酸化ｌ［２をマスクとして、ｇｉ基板の露出した領域６
に８ｉ等Ｏイオン打込層１７を形成する。イオンの打込
量’ｌｌＸ１０１１／ａＩＩ以上にする拳にエクイオン
打込層１７は非晶質化もしくσ多結晶化する０次に、フ
ォトレジスト層４１−１１＆＋去し、８１Ｍ徹１に対す
る８１宸化物層ｓｙ５マスクとする酸化処理にＬ９第２
１Ｖ（ｈ）に示す様にＢｉ窒化物層Ｓの下の領域以外の
領域に８１酸化物４１８１（ｇ子閏分聯用層として形成
する。この素子間分層用層形成の為の酸化処理において
、第２図（ｇ）に見られるように、イオン打込層１７か
非晶質化％Ｌ、、＜は多結晶化して−る為に、イオン打
込して一１ｋｖｋＱの酸化処理に比較し領域６の１１［
ｌｌｌｓ分が短峙閥テ酸化さｔｌ−［２図（ｈ）Ｋ示す
半導体素子ｆ＃成領域８に及ぼす熱歪を大幅に軽減する
事ができる。また、イオン打込により非晶質化もしくは
多結晶化し九イオン打込層１７は８１１に板の露出した
領域６０直下に形成され、Ｉ１１＃にθＬ ｊｉｉ ＠
１と熱酸化膜２とＱ８１基職側の界面付近Ｋにイオン
打込層１７は形威さｎ′＆−為、ｌ１１−に示した従来
の方法で問題になったバーズビーク状の横方向酸化が大
−に軽減される。
（・）はそれでれ前述した纂１１１（ＩＬ）〜（・）と
同様０７法で作成す為０次ＫＨＸ図（ｆ）Ｋ示す様にフ
ォトレジスト層４ｔｌｌｌし＊状態でＪｐシターニング
さｆした寵化物層ｉをマスタにして童化物層５０下以外
Ｏ熱酸化膜ｔｔ−除去して９１基軟の露出した領域６會
得る。５．然る後にｌ１１３（ｇ）に示す様に１１明け
され九門オドレジスト層４，１ｉｉｉｉｉ化物層１．熱
酸化ｌ［２をマスクとして、ｇｉ基板の露出した領域６
に８ｉ等Ｏイオン打込層１７を形成する。イオンの打込
量’ｌｌＸ１０１１／ａＩＩ以上にする拳にエクイオン
打込層１７は非晶質化もしくσ多結晶化する０次に、フ
ォトレジスト層４１−１１＆＋去し、８１Ｍ徹１に対す
る８１宸化物層ｓｙ５マスクとする酸化処理にＬ９第２
１Ｖ（ｈ）に示す様にＢｉ窒化物層Ｓの下の領域以外の
領域に８１酸化物４１８１（ｇ子閏分聯用層として形成
する。この素子間分層用層形成の為の酸化処理において
、第２図（ｇ）に見られるように、イオン打込層１７か
非晶質化％Ｌ、、＜は多結晶化して−る為に、イオン打
込して一１ｋｖｋＱの酸化処理に比較し領域６の１１［
ｌｌｌｓ分が短峙閥テ酸化さｔｌ−［２図（ｈ）Ｋ示す
半導体素子ｆ＃成領域８に及ぼす熱歪を大幅に軽減する
事ができる。また、イオン打込により非晶質化もしくは
多結晶化し九イオン打込層１７は８１１に板の露出した
領域６０直下に形成され、Ｉ１１＃にθＬ ｊｉｉ ＠
１と熱酸化膜２とＱ８１基職側の界面付近Ｋにイオン
打込層１７は形威さｎ′＆−為、ｌ１１−に示した従来
の方法で問題になったバーズビーク状の横方向酸化が大
−に軽減される。
次に纂２図（１）に示す機に富化物層５お工び熱酸化層
膜２ｔ−除去し５１Ｊｉ軟１と素子間分離用層としての
酸化物層１８が形成される。次に素子間分離用層の形成
されて％ｆｈｅｎ領域８【半導体素子形成領域として、
その領域ｅに通常の方法に工ｐ第２ａ（ｊ）の如く半導
体素子１４１１Ｈ形成する。
膜２ｔ−除去し５１Ｊｉ軟１と素子間分離用層としての
酸化物層１８が形成される。次に素子間分離用層の形成
されて％ｆｈｅｎ領域８【半導体素子形成領域として、
その領域ｅに通常の方法に工ｐ第２ａ（ｊ）の如く半導
体素子１４１１Ｈ形成する。
各記号で示さｆ′した領域はｇ１図（１）と同様な領域
である。
である。
上述した方法によｎは、素子間分離用層が精度よく短時
間に形成される為、１１４ＩＩｊに集積化した半導体素
子を形成する事が可能でああ、しかも素子間分離用層と
して酸化物層が従来法に比べ短時間で形成される為、歪
による欠陥等の殆生、成長が少なく、高−信頼性を持つ
半導体素子が作成さｎる。崗第２図（ｇ）のフォトレジ
スト層４はイオン注入時のマスクとなるが、仁のイオン
注入時のマスクはフオトνジストに隈ゐわけではなく、
酸化物、童化物、炭化物、金属類等【用いでもよい。
間に形成される為、１１４ＩＩｊに集積化した半導体素
子を形成する事が可能でああ、しかも素子間分離用層と
して酸化物層が従来法に比べ短時間で形成される為、歪
による欠陥等の殆生、成長が少なく、高−信頼性を持つ
半導体素子が作成さｎる。崗第２図（ｇ）のフォトレジ
スト層４はイオン注入時のマスクとなるが、仁のイオン
注入時のマスクはフオトνジストに隈ゐわけではなく、
酸化物、童化物、炭化物、金属類等【用いでもよい。
また、第２１１Ｃｆ）で°紘熱酸化属２’ｔｊ６部的に
除去したが熱酸化膜を残した状態でイオン打込を行つて
も良い、凧２図（ｇ）ではイオン打込原子ｔＳ１とした
例を挙けたが、こｎ％Ｂ１に限る事がな（Ａｒ、 Ｐ、
Ｏ，ｋｌ、 ｆ＠０イオンでもＡ Ｉ／’ ＊ま九本
発明の一例としてＭＸｔ１ｇ電界効果トランジスタを取
りあげたが、他の電界効果型、バイポーラ型の能動素子
として更にに受動素子に１１１遍用できることは明らか
であろう。
除去したが熱酸化膜を残した状態でイオン打込を行つて
も良い、凧２図（ｇ）ではイオン打込原子ｔＳ１とした
例を挙けたが、こｎ％Ｂ１に限る事がな（Ａｒ、 Ｐ、
Ｏ，ｋｌ、 ｆ＠０イオンでもＡ Ｉ／’ ＊ま九本
発明の一例としてＭＸｔ１ｇ電界効果トランジスタを取
りあげたが、他の電界効果型、バイポーラ型の能動素子
として更にに受動素子に１１１遍用できることは明らか
であろう。
纂１図（（ａ）〜（１）は従釆の半導体集積回路装置の
製法の各工Ｓｔー順次に示した断自図，ＩＩ２図（ＩＬ
）〜（ｊ）は本発明によゐ半導体集積回路装置の製法の
一例の各１１ｉＩ聖順次に示した＃―図である。 １・・・８１碁頓 ２、７，１１，１４．、ｉ６−１１ｉ酸化物層５・・・
８１１ｍ化物層 ４−・フォトレジスト層、、 Ｉ ５、６・・・窓明けした領域 ８一半導体素子形成領域
９・・・ン′ース領域 １ｏ−ドレイン領域１２
、１３・・・導電性層 １５−・半導体保＠属以
上 第１図 ！
製法の各工Ｓｔー順次に示した断自図，ＩＩ２図（ＩＬ
）〜（ｊ）は本発明によゐ半導体集積回路装置の製法の
一例の各１１ｉＩ聖順次に示した＃―図である。 １・・・８１碁頓 ２、７，１１，１４．、ｉ６−１１ｉ酸化物層５・・・
８１１ｍ化物層 ４−・フォトレジスト層、、 Ｉ ５、６・・・窓明けした領域 ８一半導体素子形成領域
９・・・ン′ース領域 １ｏ−ドレイン領域１２
、１３・・・導電性層 １５−・半導体保＠属以
上 第１図 ！
Claims (1)
- 【特許請求の範囲】 半導体着像上へのイオン伏込に対するマスクを形成する
工程と、前記マスクのない領 にイオン打込を行う事に
より半導体基１！【非晶質化もしくは多結晶化したイオ
ン打込層’を形成する工程と。 半導体基１に熱酸化処理を施す事により前記イオン打込
層を熱酸化する工程と、前記イオン打込層０ｍ１ｔ！化
による酸化物層を素子間分離用層としで形成する工程と
からなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006542A JPS58123737A (ja) | 1982-01-19 | 1982-01-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006542A JPS58123737A (ja) | 1982-01-19 | 1982-01-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58123737A true JPS58123737A (ja) | 1983-07-23 |
Family
ID=11641224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006542A Pending JPS58123737A (ja) | 1982-01-19 | 1982-01-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123737A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4583282A (en) * | 1984-09-14 | 1986-04-22 | Motorola, Inc. | Process for self-aligned buried layer, field guard, and isolation |
| US4968640A (en) * | 1987-02-10 | 1990-11-06 | Industrial Technology Research Institute | Isolation structures for integrated circuits |
| KR100399972B1 (ko) * | 1996-06-28 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체장치의소자분리막형성방법 |
-
1982
- 1982-01-19 JP JP57006542A patent/JPS58123737A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4583282A (en) * | 1984-09-14 | 1986-04-22 | Motorola, Inc. | Process for self-aligned buried layer, field guard, and isolation |
| US4968640A (en) * | 1987-02-10 | 1990-11-06 | Industrial Technology Research Institute | Isolation structures for integrated circuits |
| KR100399972B1 (ko) * | 1996-06-28 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체장치의소자분리막형성방법 |
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